1000層NAND，怎麼實現？

本文來自格隆匯專欄：半導體行業觀察，作者：VISI

十幾年年前，當 NAND 閃存跨入 3D 時代，人們看着32層、48層的芯片結構，驚歎於工程師在微觀世界蓋起的高樓。而今天，三星、SK海力士、美光等巨頭已經在 300層的雲端激烈廝殺。然而，這遠遠不是終點。行業內開始流傳一個近乎瘋狂的數字——1000層。

在一塊指甲蓋大小的硅片上，垂直堆疊上千層原子級薄膜，並在其中穿透數以百億計、長徑比極其誇張的「摩天大樓」通道。這聽起來像是一部科幻小説，但在摩爾定律逐漸失效的今天，它正成為全球存儲半導體巨頭們心照不宣的終極底牌。

把閃存堆到1000層，到底需要經歷怎樣的「微觀基建」狂魔式改造？我們來看一下三星和閃迪在VLSI 2026上的分享。

三星的1000層NAND演進

三星透露，公司此前首次實現了900層級VNAND集成，方法是將兩片450層單元晶圓鍵合在一起。在鍵合過程中，通過合理的翹曲設計，成功地將翹曲較大的單元晶圓支撐在上卡盤中；同時，應用新的套刻校正技術，解決了翹曲較大的單元晶圓鍵合過程中出現的對準劣化問題。此外，基於新引入的位線（BL）和字線（WL）結構，驗證了單元的正常工作特性，該結構能夠顯著降低功耗並縮小芯片尺寸。

三星之言，儘管VNAND技術已經發展到目前約400層被認為是最先進的水平，但隨着人工智能（AI）市場的爆炸式增長，對高容量的需求也迅速增加，因此開發超過1k層的V-NAND芯片至關重要。然而，基於單晶圓實現600層或更多層的嘗試面臨着諸多關鍵挑戰，例如讀取電流、物理或熱應力等[。實現1k層最可行，或許也是唯一可行的方法是採用雙晶圓解決方案，將兩個單元晶圓鍵合在一起。作為我們之前發佈的NAND路線圖技術的一部分，我們引入了一種「單元多重鍵合（CMB：cell multi-bonding ）」結構。

CMB結構的形式為：首先使用混合銅鍵合（HCB：hybrid copper bonding）將一個單元晶圓連接到外圍晶圓上，這是目前典型的VNAND鍵合結構；然后，如圖1所示，將另一個單元晶圓依次鍵合到HCB上。爲了驗證圖1所示CMB結構形成過程中與鍵合能力相關的幾個主要技術挑戰，我們同時製備了450層的實際生產晶圓和具有不同翹曲程度和形狀的評估晶圓。

首先，本實驗的首要任務是驗證：上卡盤能否牢固地夾持具有較大鞍形翹曲的單元晶圓，這與傳統的鍵合方式不同，后者只能夾持翹曲較小的外圍晶圓。通過對評估晶圓的實驗，結果表明，上層晶圓X軸和Y軸之間的翹曲差異可以承受超過400μm，但當X軸或Y軸的單個翹曲在正方向上超過350μm時，無法完成夾持。這可以解釋為，從翹曲形狀的角度來看，最小化上層卡盤與晶圓邊緣之間的絕對距離與最小化晶圓的鞍形現象（表明軸向翹曲差異）同樣重要[圖2]。因此，我們設計的上層卡盤能夠滿足這些翹曲約束，成功且穩定地夾持了450層生產晶圓，並可以進行后續的鍵合工藝。

其次，在對具有較大鞍形翹曲的上層晶圓進行鍵合過程中，證實了鍵合波從中心到邊緣的速度差異是由各軸的翹曲量造成的[圖3]，進而導致軸向變形差異，並最終由於上下晶圓間隙閉合速度的軸向差異而造成鍵合對準劣化[圖4]。

此外，由於上層晶圓的第二次鍵合是在觀察下層晶圓的鍵合鍵時進行的，而下層晶圓的鍵合鍵已經因第一次鍵合而發生變形，因此與第一次鍵合相比，我們生產晶圓的最終鍵合錯位增加了高達200 nm。

爲了解決這個問題，我們應用了一種新的套刻校正技術，該技術可對每個晶圓以及晶圓間的配對進行定製化校正，並將單元鍵合后的最終對準值提升至可接受的水平，與圖 5 所示的傳統單元外圍鍵合值相近。此外，我們測量了單元鍵合之間的焊盤電阻，發現其與典型單元外圍鍵合之間的電阻值處於同一水平（圖 6），這證實了在結構較差的 CMB 結構中，電氣連接沒有進一步劣化。

圖 7 是使用兩片 450 層生產晶圓，通過上述鍵合工藝成功製備的 CMB 的橫截面 TEM 圖像，這首次證明了超過 1000 層 NAND 集成工藝的可行性。此外，通過改進BL和WL配置以充分利用CMB的結構優勢，有望開發出更高效的NAND產品。如圖8所示，如果每個單元晶圓採用8kB BL的雙行設計，而非傳統的16kB-BL架構，則單元操作中的單元塊尺寸將減半，功耗預計降低約30%。

此外，每個單元晶圓上的兩條WL可以合併在一起，使用同一個傳輸開關，稱為雙驅動WL（DDWL），最終可以將傳輸開關的總數減少一半，並顯著減小芯片尺寸[圖9]。

爲了驗證新改進的BL/WL設計對cell運行的影響，我們分別製造了一個由兩個155層cell晶圓組成的310層CMB結構，以測量cell特性[圖10]。首先，在檢查整個WL的PGM/ERS曲線時，即使在DDWL操作下同時使用單個通道開關，其斜率也與使用不同cell晶圓上的獨立通道開關驅動時的斜率相似[圖11]。圖12顯示，基於特定WL的DDWL下的Vth分佈是兩個cell晶圓上獨立生成的Vth分佈之和，這最終增加了整個WL的Vth寬度分佈，這意味着未來實際產品必須通過電路設計進行改進。

三星重申，通過這個方法，他們證明了通過鍵合兩片晶圓的CMB技術可以實現1k層VNAND集成，並指出新引入的BL/WL結構能夠在不久的將來最大限度地提高VNAND產品的效率。「此外，我們有信心，通過我們自身的結構解決方案，能夠解決CMB技術最大的成本問題（即重複兩次工藝所帶來的成本問題），並很快成功開發出真正的1k層產品。」三星説。

閃迪的1000層NAND之路

正如閃迪所説，堆疊更多字線層一直是3D NAND實現更高位密度的主要擴展方法。然而，這種方法會導致塊尺寸不斷增大，這已成為在1000層以上領域保持位密度增長率的一大挑戰。爲了克服這一障礙，閃迪基於先進的3D NAND平臺，提出了一種新型的橫向子塊模式，該模式能夠將大塊尺寸導致的位密度損失恢復高達80%-90%。這一成果為未來的3D NAND擴展提供了一種經濟高效的途徑。

儘管字線（WL）層疊技術在過去十年中顯著提高了比特密度，但快速增長的塊大小（圖1(a)）導致備用塊比例增加，從而造成有效比特密度損失（圖1(b)）。需要注意的是，爲了抑制字線階梯長度，字符串數量（圖2(a)）需要隨着字線層數的增加而增長，這進一步增大了塊大小。此外，塊大小的增加對垃圾回收提出了更大的挑戰，並加劇了寫放大，這對內存控制器而言並非最優，最終會導致系統性能和耐久性下降。一個直接的解決方案是將大的物理塊沿垂直方向（按層）或橫向方向（按字符串）分割成多個邏輯子塊（SB：subblocks），如圖2(a)所示。與層級子塊模式 (SBM：sub-block mode) 相比，字符串子塊模式 (String SBM) 更具優勢，其優勢總結於圖 2(b)。

字符串子塊模式的一個主要挑戰是，在未選中子塊 (SB) 中，目標線段 (WL) 兩側的高閾值電壓 (Vt) 單元會嚴重阻塞電子預充電 (ePCH) 路徑，導致提升電位損失（圖 3）以及相對於正常塊模式 (NBM) 的編程干擾 (PD)。Vt 窗口（定義為 Vt 狀態之間的總空間）會隨着選中子塊的擦除-編程循環次數或等效的未選中子塊干擾 (USBD：unselected SB  disturbances) 次數的增加而減小。本工作旨在克服這一挑戰，並探索基於最新 3D NAND 技術構建的實際存儲陣列中字符串子塊模式的潛力。

與TLC相比，SLC每個狀態的Vt窗口更大，且閾值更低，這可能使其能夠在有限的USBD範圍內原生地在字符串SBM中存活。PD引起的SLC擦除狀態上移在初始壽命(BoL：beginning-of-life)條件下隨USBD的增加而增加（圖4(a)）。圖4(b)顯示，在合理的Vt窗口規範下，SLC在生命周期末期(EoL)條件下的原生USBD容差在100到500之間。圖5(a)顯示，更高的編程狀態會導致更強的PD，這是由於施加了更高的閾值。最佳編程狀態位置取決於USBD規範。對於較低的USBD規範(< 50)，較高的編程狀態是有益的；而對於較高的USBD規範(>400)，則優選中等或較低的編程狀態，如圖5(b)所示。

編程脈衝之前的預充電操作的主要作用是去除在先前的編程驗證過程中引入到未選中和/或被抑制的存儲柱中的捕獲電子。通過順序WL斜坡下擠出電子，並引入空穴預充電（hPCH：hole pre-charge）以使電子復，已被證明在Tier SBM中有效。由於后者（波形如圖6(a)所示）相比前者具有更低的延迟和更簡單的設計，因此本研究將其應用於String SBM。hPCH的主要目標是在不干擾任何數據WL的情況下，向通道中注入足夠數量的空穴。圖6(b)定義了兩個關鍵指標：1)空穴生成率（稱為GIDL），以及2)空穴通過電壓（稱為hVpass）。

採用TCAD（Sentaurus）仿真研究了NBM和String SBM在有/無hPCH的情況下，目標WL下未選弦通道電位在程序脈衝斜坡上升過程中的演化，分別針對SLC（圖7(a)）和TLC（圖7(b)）。如圖所示，一旦電子被hPCH複合，負的初始通道電位就會上升，並且程序脈衝的增強電位會顯著提高。

圖 8(a)、(b) 分別展示了在 String SBM 中使用和不使用 hPCH 時 SLC 和 TLC 的 Vt 分佈。PD 的顯著改善證明了 hPCH 對 String SBM 的有效性。

圖 9(a)、(b) 展示了 GIDL 和 hVpass 的設計空間。當 GIDL 和/或 hVpass 較小時，空穴生成率較低，和/或生成的空穴難以通過未選中的數據 WL，在這些 WL 中，擦除狀態的 Vt 可能非常低（為負值），尤其對於 TLC 而言。在這種情況下，被捕獲的電子無法在短時間內（受編程性能限制）與足夠的空穴完全複合，導致 PD 抑制不理想。當 hVpass 較大時，未選中的數據 WL 上的擦除應力會導致擦除干擾 (ED)。在本研究中，擦除態上尾上移和最高態下尾下移分別用於量化PD和ED。SLC的hVpass設計空間寬達4個A.U.（圖9(a)）。當GIDL小於2個A.U.時，空穴生成率較低，導致PD（圖9(b)）。

需要注意的是，雖然從hPCH的角度來看，較大的GIDL值沒有明顯的缺點，但它會使GIDL結承受過大的應力，從而導致耐久性下降。利用推導出的hPCH設計空間，在GIDL為4個A.U.、hVpass為5個A.U.的情況下，評估了SLC串SBM的USBD容差。在 SLC NBM Vt 窗口規範下，SLC String SBM 的 USBD 容差可從 500 提高到 16,000（圖 9(c)）。

與 SLC 相比，TLC 在 hVpass 為 3 (A.U.) 時更早出現 PD（圖 10(a)），這是由於其擦除狀態較低且溝道中捕獲的電子更多。此外，由於最高編程狀態電壓更高，TLC 在 hVpass 為 4.5 (A.U.) 時也更早出現 ED。因此，TLC 的設計空間要窄得多，約為 1.5 (A.U.)。 TLC 的 GIDL 下限接近 SLC 的下限，約為 2 (A.U.)（圖 10(b)），這並不令人意外，因為空穴生成率與單元 Vt 無關。通過應用 4 (A.U.) 的 GIDL 和 3 (A.U.) 的 hVpass，TLC String SBM 的 USBD 容差在 NBM Vt 窗口規範下從 0 提升至 50（圖 10(c)）。值得注意的是，這一成果意義非凡，因為它實際上使 TLC String SBM 從「完全不可行」的狀態轉變為「可行」的狀態。

在SBM場景中，可以犧牲其他指標（例如數據保持率、讀取干擾等）來換取更高的USBD容錯率。通過放寬時間0（程序啟動后立即）Vt窗口的規範，SLC的USBD容錯率可以從16,000提高到52,000（圖11(a)），TLC的USBD容錯率可以從50提高到350（圖11(b)），這足以滿足更多應用場景的需求。基於String SBM中已驗證的USBD容錯率，當使用超過5個String SB時，比特密度損失的恢復率可以達到80%-90%（圖11(c)）。

如表 I 所示，本工作中 String SBM 所展現的能力，突破了未來數千層 3D NAND 的大塊尺寸限制。