如果不走華為韜定律，業內怎麼走到0.2nm？

今日，華為發佈「韜（τ）定律」，以時間縮微替代幾何縮微，計劃2031年實現與1.4nm製程同等晶體管密度。此前兩天，比利時微電子研究中心（imec）發佈了一張橫跨15年的技術路線圖，從N2（2納米）到A2（2埃米，即0.2納米），七個工藝節點，勾勒出半導體行業未來十五年的技術演進方向。 

如果説華為韜定律代表了一條全新的技術路徑，那麼imec的路線圖則展示了一條更為成熟的傳統演進之路。理解這張路線圖，不能只看節點名稱和年份。真正值得深挖的，是每一個技術轉折點背后，三大晶圓廠究竟在做什麼、它們的路線有何差異、以及這些技術演進將如何重塑整個產業格局。 

012026-2033年：三個關鍵點

光刻機：到底買不買，什麼時候買？

光刻機是芯片製造的心臟。在這場通往0.2納米的長征中，ASML扮演着關鍵角色。當前主流的EUV光刻機（NXE系列）使用0.33數值孔徑（NA），已經支撐了7nm到3nm的生產。但當工藝繼續微縮，0.33NA EUV的分辨率開始不夠用，金屬間距縮小到30nm以下后，只能通過雙重曝光等複雜工藝實現，這大幅增加了成本和良率風險。

High NA EUV（0.55NA）是下一個必須跨越的門檻。從0.33到0.55，NA值提升約66%，分辨率可以從13nm提升到8nm。更關鍵的是，更大的NA值意味着更高的光收集效率，單次曝光就能完成此前需要多次曝光才能實現的圖案化。效率提升是革命性的。ASML披露的數據顯示，High NA EUV只需一次曝光和個位數的處理步驟，就能完成早期機器需要三次曝光和約40個處理步驟的工作。

這條路之后，Hyper NA EUV（0.75NA）是下一個里程碑。路線圖顯示，0.75NA EUV預計在2038年后引入，對應金屬間距12-16納米。屆時，0.55NA和0.75NA將形成組合，覆蓋從A14到A3的主要工藝窗口。

在High NA EUV大規模普及之前，各家廠商在採購節奏上展現出明顯差異。英特爾是最激進的押注者。2025年2月，英特爾宣佈其首批兩臺Twinscan EXE:5000已在工廠投入生產，一個季度內完成3萬片晶圓的產出，可靠性比上一代提升近一倍。英特爾計劃在18A製程首次使用，並計劃在14A全面導入。臺積電則表示「太貴不買」。臺積電明確表示，從N2到A13（1.3納米）所有工藝節點都不需要High NA EUV，現有EUV設備至少可以用到2029年。臺積電的理由很實際：High NA EUV單價高達約4億美元，是現有EUV的兩倍，而臺積電目前擁有超過100台EUV光刻機，全部更換需要投入數百億美元。臺積電選擇用成熟的EUV多重曝光技術來過渡，等待設備性價比更合適的時機。三星原計劃從2027年起啟動1.4納米工藝（SF1.4）量產，但現在已經把目標調整到2029年。此前，三星已在韓國華城工廠安裝首臺EXE:5000，主要用於技術研發。

從整個行業來看，High NA EUV的大規模普及預計要到2027-2028年，屆時成本和產能問題將逐步緩解。但在那之前，圍繞「買不買、何時買」的博弈，將直接影響各家的技術路線和成本結構。

背面供電網絡：三大廠商三個時間表

芯片內部，佈線是門藝術。晶體管之間需要信號線傳輸數據，需要電源線輸送電力，還需要地線完成迴路。傳統設計中，所有這些線路都走在晶圓正面，就像一座城市的地面全部擠滿了各種車輛。

這條路走到N2及以下節點，問題開始爆發。背面供電的思路很簡單：把電源網絡搬到晶圓背面，正面只走信號。

路線圖顯示，從A14開始引入基礎背面供電技術，到A10節點實現信號佈線與供電的完全分離，再到A7及更先進節點持續優化通孔密度和供電效率。與此同時，imec還在研究如何進一步提升背面供電的散熱性能。

當然，這項技術也帶來新的挑戰：背面工藝的晶圓變形可能影響與正面的對準精度；高深寬比的TSV刻蝕和填充需要全新的工藝能力；熱管理方案也需要重新設計。但這些挑戰都有明確的解決路徑，行業預計在2026-2030年間逐步克服。

各家的量產時間表略有差異：英特爾最激進，2025年就在18A製程首次應用PowerVia技術。根據英特爾在VLSI研討會上的披露，PowerVia通過背面通孔將電力直接輸送至晶體管背面，測試顯示可將電壓降（IR drop）降低超過30%，同時釋放正面佈線空間。臺積電的計劃落在2026年下半年，在A16節點引入Super Power Rail（SPR）背面電源軌技術。A16是1.6納米級工藝，被視為2nm到1.4nm之間的過渡節點。臺積電宣稱，採用背面供電后，在一款2nm移動處理器設計中，與正面供電相比，電壓降降低了122毫伏，帶來22%的面積節省，同時提升性能和能效。三星則選擇了更保守的策略，SF2Z背面供電節點將在2027年量產。根據三星在代工論壇上的披露，SF2Z不僅提高了PPA綜合參數，還顯著降低了電路壓降，專為HPC和AI芯片設計。三星的2nm工藝家族時間表是：2025年先出SF2移動版，2026年出SF2P改進版，2027年纔是帶背面供電的SF2Z。

存儲升級：帶寬200倍增長背后的技術路線分歧

嵌入式存儲的演進，可能是整張路線圖中最容易被忽視、卻對芯片性能影響最深的部分。從路線圖來看，存儲密度將從2026年的40 Mb/mm²增長到2041年的300 Mb/mm²（7.5倍），帶寬更將從0.01 TBps/mm²躍升至2 TBps/mm²（200倍）。這個數字背后，是整個存儲架構的重新設計。

過去幾年，SRAM的微縮遇到了嚴重瓶頸。臺積電N3B工藝的HD SRAM位單元尺寸為0.0199µm²，與N5的0.021µm²相比僅縮小約5%；N3E更是退步到0.021µm²，與N5基本持平。這意味着，在3nm節點，SRAM幾乎停止了縮小。

問題的根源在於：SRAM單元需要保持穩定性和高良率，當晶體管尺寸縮小到一定程度，工藝變異性開始主導，導致讀寫錯誤率上升。行業一度悲觀地認為，SRAM微縮已經走到盡頭。

轉機出現在N2節點。臺積電宣佈，其N2工藝的HD SRAM位單元尺寸縮小至0.0175µm²，實現了38 Mb/mm²的密度，較N3/N5有顯著提升。關鍵推動力是GAA納米片晶體管的引入，全柵結構改善了靜電控制，有助於減少泄漏，從而在更小尺寸下維持SRAM的可靠性。相比之下，英特爾的18A製程SRAM密度約31.8 Mb/mm²（0.021µm²位單元），更接近臺積電的N3而非N2。這一差距可能影響英特爾在高性能處理器市場的競爭力，因為現代CPU和GPU對緩存的依賴程度越來越高。

當SRAM微縮遭遇瓶頸，新型嵌入式存儲技術開始加速走向量產舞臺。

eMRAM（嵌入式磁阻存儲器）是目前最成熟的選擇。GlobalFoundries已在22nm FDSOI平臺實現eMRAM量產，主要面向汽車和物聯網應用。與eFlash相比，eMRAM寫入速度提升1000倍，功耗降低400倍，且不需要額外的擦除周期。臺積電也在積極佈局，32Mb MRAM採用22nm ULL邏輯平臺，讀寫速度10ns，可承受100萬次循環寫入。

ePCM（嵌入式相變存儲器）是意法半導體的主攻方向。2024年，意法宣佈18nm FD-SOI ePCM MCU開始向客户出樣片，用於突破MCU的20nm製程壁壘。ePCM的優勢在於其結構幾乎不受下層CMOS影響，可以更靈活地與先進邏輯工藝集成。

eRRAM（嵌入式阻變存儲器）則是英飛凌與臺積電合作的重點，雙方正在開發28nm eRRAM，主要面向汽車MCU市場。

這三種技術路線各有權衡：eMRAM速度最快、耐用性最好，但製造成本較高；ePCM密度最高，但寫入功耗較高；eRRAM與標準CMOS工藝兼容性最好，但耐久性和保持性仍有提升空間。未來的嵌入式存儲不會是「一刀切」的格局，不同應用場景會催生不同的技術組合。

022033年（A7節點）：芯片架構持續進化

CFET：晶體管架構的終極形態

從2033年開始，路線圖進入真正的深水區——CFET（Complementary FET，互補場效應晶體管）正式登場。理解CFET，需要先理解它的前輩們。

FinFET從2011年開始統治芯片行業，英特爾在2011年率先實現22nm FinFET的量產商業化，三柵極結構改善了對溝道的靜電控制，支撐了從22nm到3nm的整個時代。但當鰭片寬度縮小到幾個原子直徑，漏電流和變異性問題再次浮現。

GAA納米片是FinFET的自然接班人。從2025年的N2節點開始，臺積電、三星、英特爾都將採用全柵納米片結構。晶體管溝道不再是「魚鰭」，而是被柵極完全包裹的薄片，靜電控制更優，可以在更小尺寸下保持低泄漏。臺積電的N2、三星的SF2、英特爾的18A都基於GAA納米片。

CFET則更進一步：把n型（NMOS）和p型（PMOS）晶體管上下堆疊，共享源漏區域。這意味着在相同的硅面積上，可以放置近兩倍的晶體管。

imec的演示顯示，CFET架構的CMOS邏輯電路晶體管密度預計可提高到納米片FET的1.6至1.8倍。這個數字的意義在於：它不是在既有架構上的修修補補，而是真正的面積密度革命。

三大廠商的CFET競賽已經提前開始。英特爾展示了在PMOS上堆疊NMOS的獨特方案，結合背面供電和背面接觸，以最大化面積和電源效率。其NMOS/PMOS垂直堆疊納米片晶體管的良率超過90%，實現了高通態電流和低泄漏，開關電流比超過六個數量級。

臺積電則宣佈，其48nm CPP（接觸多晶間距）已達標，這是CFET商業化的關鍵門檻。通過在NMOS/PMOS之間引入垂直隔離，以及在柵極和源/漏之間引入適當的內部間隔物，臺積電的垂直堆疊結構良率超過90%，展現出健康的器件特性。

三星的CFET路線圖相對低調，但考慮到其在GAA技術上的激進歷史（三星在3nm製程率先導入GAA架構），不排除提前佈局的可能。

CFET的製造挑戰不容低估。高深寬比結構帶來了圖案化、沉積、外延生長等一系列難題；正面工藝和背面工藝的精確對準是另一個關鍵挑戰；還需要特殊的high-k/metal柵極工藝來適應超高的堆疊結構。正如臺積電所承認的，「CFET架構的重大挑戰可能會導致工藝複雜性和成本增加」。但行業別無選擇。imec明確表示，「僅使用納米片來縮放CMOS器件是非常困難的，藉助CFET，我們可以認真地繼續器件擴展」。

CMOS 2.0：真正的3D芯片時代

CMOS 2.0和CMOS 1.0對比 

如果説CFET解決的是晶體管層面的問題，那CMOS 2.0解決的是系統層面的問題。CMOS 2.0是imec在2024年提出的概念框架，核心思路是：不再把邏輯芯片和存儲芯片視為一體，而是在晶圓層面做3D堆疊，讓它們「長在一起」。

CMOS2.0 與傳統的 CMOS 平臺具有相同的外觀 

這個概念的意義遠超技術本身。當前主流的Chiplet（芯粒）架構已經允許不同功能的芯片通過先進封裝集成在一起，但「封裝」始終意味着物理上是分開的。CMOS 2.0要實現的，是真正的單片3D集成——在同一個硅片上，通過混合鍵合垂直堆疊不同功能的層。

芯片到晶圓的混合鍵合間距可達1μm，晶圓到晶圓的混合鍵合間距可達 0.5μm（500nm）。 

晶圓對晶圓混合鍵合是CMOS 2.0的核心使能技術。其工藝流程是：在室温下對準並鍵合兩個經過加工的晶圓，通過退火形成永久性的銅-銅鍵合和介質鍵合。imec在2025年VLSI研討會上宣佈，已成功實現250納米間距的晶圓對晶圓混合鍵合，菊花鏈測試中取得了優異的電性能良率。在此之前，imec通過引入鍵合前光刻校正技術，解決了非均勻鍵合波導致的晶圓變形問題，實現了300納米間距連接，95%的芯片對準誤差控制在25納米以內。

背面穿介質通孔（TDV）是另一個關鍵突破。imec展示了背面120納米間距的TDV，底部直徑僅20納米，通過淺溝槽隔離中的通孔優先方法制造。極致的晶圓減薄工藝保持了低深寬比，而高階光刻校確保了TDV與55納米背面金屬層之間15納米的對準余量。

CMOS 2.0的演進路徑是清晰的：

2033年（A7節點）：3D堆疊起步，採用5.5T/4.5T的組合堆疊方案

2036-2038年（A5/A3節點）：演進到4.5T/4.5T對稱堆疊

2041年（A2節點）：達到3.5T/3.5T高密度堆疊

每個緩存層可以使用最適合其功能的晶體管類型和工藝節點製造。例如，SRAM可以使用較成熟的節點生產，因為SRAM微縮正在放緩，將其轉移至3D堆疊結構不僅可降低成本，還可能實現更大容量的緩存。

032036-2041年：從「堆疊」到「原子級」製造

2D材料：原子級製造的曙光

imec的路線圖顯示，2D材料將在A2節點首次引入，屆時CFET的納米片溝道材料將從硅換成二維材料。二維材料（如二硫化鉬MoS₂、黑磷等）的厚度只有一個或幾個原子，卻具有優異的電子遷移率和良好的靜電控制能力。當硅基晶體管繼續微縮到物理極限，2D材料可能成為延續摩爾定律的新材料。

這將帶來幾個關鍵優勢：原子級別的厚度意味着極低的泄漏電流；2D材料的高遷移率可以提升晶體管速度；靜電控制能力的提升允許進一步微縮。但2D材料走向量產面臨巨大挑戰：材料生長的一致性、接觸電阻、層間對準、兼容CMOS工藝等都是難題。行業預計，2D材料的大規模應用可能要到2030年代后期。

Hyper NA EUV：光刻的下一站

路線圖顯示，0.75NA EUV（Hyper NA）將在2038年后引入，對應金屬間距12-16納米。這可能是EUV光刻技術的終極形態。更高的數值孔徑意味着更短的等效波長，理論上可以支撐更精細的圖案化。但Hyper NA EUV的研發難度和成本都將遠超當前所有EUV系統。

ASML已經啟動了Hyper NA EUV的研發計劃，預計在2030年代中期推出。但在此之前，行業還需要解決High NA EUV的大規模部署問題。從0.33NA到0.55NA再到0.75NA，每一次升級都需要整個生態系統的跟進：光刻膠材料、掩模製造、OPC算法、檢測設備等都必須同步進化。

04在極限前夜，押注未來

看完這張路線圖，最深的感受可能是：半導體行業正在集體押注一場豪賭。

從2026年到2041年，十五年時間，七個工藝節點，晶體管密度再提升數倍。這不是自然演進的結果，而是整個行業在物理極限逼近時的一致選擇。CFET、CMOS 2.0、2D材料、Hyper NA EUV，這些技術路線每一個都充滿未知和挑戰。但行業別無選擇：當算力需求每年增長數倍，當晶體管微縮的邊際收益逐漸遞減，唯有通過架構創新才能繼續提升性能。

這是一場關於未來的賭注。十五年后，當我們回望今天這張路線圖，或許會像今天回望2015年的7nm一樣，驚訝於當時的「激進」預測如今已成現實。

本文來自微信公眾號 「半導體產業縱橫」（ID：ICViews），作者：九林，36氪經授權發佈。