0.2納米將到來，最新芯片路線圖發佈

近日，總部位於比利時的納米技術研究機構Imec本周在其年度技術論壇ITF上公佈了更新后的發展路線圖，該路線圖指出芯片製造商未來將面臨嚴峻的挑戰。

CMOS 晶體管的下一個發展階段（地球上幾乎所有芯片都採用這種晶體管）將是互補型場效應晶體管（CFET：complementary FET），Imec預測其商業化應用將在2033年左右開始。

如下圖所説，頂行展示了芯片的「節點」，從目前的N2（「2納米節點」）一直到2041年左右的A2（「2埃節點」，2埃=0.2納米）。讓我打破你的幻想：N2實際上並不代表芯片上任何物理尺寸的2納米。這只是行業營銷手段。這些數字幾年前就不再反映晶體管的實際尺寸了。當然，還有其他一些數字確實有意義，我稍后會講到。節點名稱代表的是代際里程碑，每一步都承諾在密度、性能和能效方面帶來顯著的芯片改進。每個節點都會為世界帶來一波又一波的創新，其中一些可能包含下一個「殺手級產品」，因為這纔是芯片製造商最初追求的目標。

Imec 的最新路線圖顯示，從 2033 年左右的 A7 節點開始，晶體管的結構將發生變化。以下是解讀該路線圖的指南。

A7：業內稱之為「7埃」工藝節點。這只是一個名稱；晶體管中並不一定存在實際長度為7埃的結構。

CPP：接觸多晶硅間距是指從一個晶體管到另一個晶體管的距離，單位為納米。

Cell：單元高度是指邏輯單元的最小尺寸，單位為納米。

4.5T：最小邏輯單元內可容納的並行互連（走線）數量。

0.55NA EUV：採用更高數值孔徑 (0.55) 的EUV光刻技術，這意味着它可以打印比當今 0.33NA 機器更精細的特徵。

MP：這是 EUV 可以產生的最小間距，即兩條線之間的距離。

衆所周知，邏輯設計是通過使用標準邏輯單元（可以理解為芯片中每個門的基本構建模塊）來實現的，而接觸多晶硅間距 (CPP) 是決定標準單元寬度的主要因素。雖然它由幾個要素構成，但歸根結底是指晶體管柵極之間的最小中心距。CPP 從 N2 工藝的 48nm 降至 A3 工藝的 39nm。這決定了晶體管彼此之間的間距。

因此，單元高度是指標準邏輯單元的垂直尺寸。它從 N2 的大約 132nm 縮小到 A3 的大約 50nm，幾乎縮小了 3 倍。

將以上兩點結合起來，就可以得到標準單元格的面積，進而得到密度。

金屬間距是指相鄰金屬線之間的最小中心距，從 N2 的 22nm 縮小到 A3 的 12-16nm。這是另一個實際的物理密度指標，它基本上可以告訴你哪種光刻技術能夠實現每個節點。

展望未來，Imec 預計會出現另一種晶體管技術轉型，這種轉型更多地以降低功耗為目標，而非在芯片上集成更多器件。到 2041 年，芯片製造商可能會用二維半導體取代晶體管的主要硅部件——溝道區。這些材料，例如二硫化鉬，即使只有單原子層厚，也能表現出半導體的特性。

是的，在半導體這樣瞬息萬變的行業，15年的確非常漫長。Imec首席技術官Paul Heremans表示，Imec之所以能做出如此長遠的預測，是因為其研究在半導體行業中扮演着重要角色。「我們的研究項目旨在降低技術方案的風險，」他説道。也就是説，他們會探索不同方案的成本和收益，從而幫助芯片製造商縮小選擇範圍。「我們必須在這些技術真正應用於產品之前就做好充分的準備，因為即便我們完成了風險評估工作，要將這些技術投入生產，仍然需要大量的工程和開發工作，」他補充道。

以降低風險為目標，Imec 目前的大部分精力都集中在 2033 年即將發生的事情上，那就是 CFET。

CFET 的選擇太多了

在具體談CFET之前，我們先分享一下晶體管的基本概念。

芯片包含數十億個晶體管，每個晶體管都有柵極（就像門一樣！）。所有這些晶體管相互連接（就像道路一樣），它們充當電流開關（就像你打開門一樣）。晶體管的關鍵元件包括柵極（用於調節溝道中的導電性）、源極（驅動電流由此流入溝道）和漏極（電流由此流出溝道）。因此，柵極的作用基本上是控制晶體管的開關，允許或阻止電流通過。這使得電流能夠訪問、發送、接收和處理數字數據，從而生成指令和信息。

要成為高效的開關，晶體管需要出色地完成三件事：導通時允許儘可能多的電流通過（驅動電流），關斷時允許儘可能少的電流通過（防止漏電），以及在導通和關斷之間儘可能快地切換（性能）。正是這些參數推動了晶體管多年來的創新發展。

FinFET（2010年代和2020年代初的主力軍）：從14納米制程節點開始，業界實現了從二維平面晶體管到三維FinFET的飛躍。在三維FinFET中，柵極不再僅僅覆蓋硅鰭的頂部，而是環繞溝道的三個側面。這大大提高了電流控制精度，減少了漏電，並降低了所需的柵極電壓。但是，鰭的高度和並排排列的數量都有限制，超過限制就會出現電磁干擾。如今，我們已經觸及了這一瓶頸。

納米片/環柵場效應晶體管 (GAAFET)：用水平納米片堆疊取代垂直鰭片，瞧！柵極現在環繞溝道四面，進一步降低漏電並提高驅動電流。芯片製造商還可以靈活地調整納米片的寬度，以更好地適應特定的芯片設計：寬納米片意味着更高的驅動電流，窄納米片則優化功耗。這是目前量產中最先進的晶體管，imec 預計這種架構將引領未來幾代的發展路線圖，最終過渡到 CFET。

CFET旨在用一個晶體管的空間實現兩個晶體管的功能。幾十年來，CMOS邏輯電路一直驅動着計算機運行，它依賴於兩種晶體管：PMOS和NMOS。它們的工作原理是，相同的輸入信號會使其中一個晶體管導通，另一個晶體管截止，從而實現相對高效的運行。目前，它們通常成對並排安裝。支持者認為，CFET可以將它們堆疊起來，從而使某些電路的面積減少一半。

CFET 的可能實現方式是同時製造兩個晶體管，而不是逐個製造，或者在不同的晶圓上製造后再熔合在一起。首先，在硅晶圓上沉積多層交替的硅和硅鍺層。在這些層中刻蝕出溝槽和其他結構后，使用蝕刻劑蝕刻硅鍺層，但不會破壞硅層，從而形成一組懸浮的納米級厚度的硅帶堆疊結構。最上層的硅帶（稱為納米片）構成 PMOS 晶體管，最下層的硅帶構成 NMOS 晶體管，反之亦然。

全球最大的芯片製造商——英特爾、三星和臺積電——目前正致力於實現基於CFET的芯片量產。它們各自都已製造出CFET芯片原型。臺積電的工程師在去年12月的IEEE電子器件會議上宣佈，該公司利用其器件製造了一種超緊湊型存儲單元和一種名為環形振盪器的關鍵測試電路。今年6月，在IEEE超大規模集成電路研討會上，三星將詳細介紹一種CFET，該CFET是迄今為止尺寸最小、且由最多層納米片（共六層）構成的。

然而，Heremans指出，如何最佳地製造CFET遠未定論。「很明顯，目前仍有許多方案尚待探索。」例如，Imec一直在開發新的方法，以更好地將上下晶體管在電氣上隔離開來，使它們能夠獨立工作。實現這一目標的工藝十分複雜。構成頂部晶體管的硅層和硅鍺層將在完全不同的硅晶圓上製造。然后，將兩片晶圓以特定的方式鍵合在一起，使只有頂部晶圓上的硅層和硅鍺層連接到底部晶圓上。該工藝還在頂部晶圓和底部晶圓的材料之間增加了一層額外的絕緣層，從而提供所需的電氣隔離。

從路線圖上看，這實際上展示了三種 CFET 類型：單片 CFET（在同一晶圓上逐級堆疊）、順序/鍵合 CFET（n 型和 p 型堆疊分別在不同的晶圓上構建並鍵合在一起），以及最終的薄溝道二維材料 CFET（其中硅溝道被原子級薄層取代）。

儘管這看似困難，但它也有助於解決PMOS和NMOS器件電荷傳輸速度不匹配的問題。目前的芯片使用沿有利於NMOS導電的晶面切割的硅晶圓。但如果PMOS層製造在單獨的晶圓上，則可以對該晶圓進行切割，使其更有利於PMOS器件的導電。英特爾目前正在測試這種方案，並將於6月在IEEE超大規模集成電路研討會上公佈研究結果。

Imec 預計 CFET 的發展歷程將與其他近期推出的技術類似，例如15 年前的FinFET和目前正在商業化的納米片晶體管。也就是説，首先是初期產品發佈，然后致力於提升密度和性能，最后力求在高密度版本中進一步提升性能或能效。

此后，Imec預計大約在2041年左右，業界會用一種或多種新型二維半導體材料取代CFET中的硅材料。與CFET的轉型不同，二維半導體的主要作用在於降低功耗。

「推進路線圖的總體目標當然是提出能夠提高每瓦特發電效率的技術，」Heremans説道。在先進芯片中，電壓的微小降低就能顯著降低功耗。

這就是二維半導體技術的優勢所在。Heremans指出，二維半導體的厚度不到一納米，而未來硅納米片的厚度則為三納米。因此，與較厚的硅納米片相比，環繞溝道區域的晶體管柵極只需更低的電壓即可控制電流流過如此薄的結構。Heremans還表示，如果業界選擇一種電荷流動速度更快的半導體材料，二維CFET的效率有望進一步提升。

互連、封裝和光刻等等

如果CFET如Imec所言如期面世，它將進入一個已經具備三維思維的行業。英特爾已經將供電互連移至芯片上硅晶體管層下方，而鑑於CFET複雜的連接方式，一些數據信號可能也需要移至此處。

同樣重要的是，到2033年，芯片公司將擁有十多年的芯片堆疊經驗，從而增加處理器中的硅總量。例如，在AMD MI300 GPU中，採用最先進工藝製造的「計算單元」被堆疊在另一個採用較舊工藝製造的芯片上，后者負責處理GPU的內存和通信功能。

AMD芯片中的垂直連接間距可以小至9微米，而且這個間距還在迅速縮小。「目前我們正在研發的最先進的晶圓鍵合技術可以實現約200納米的間距，」赫爾曼斯説，「這意味着在一平方毫米的範圍內，我們可以實現2500萬個互連。」

這種密度意味着設計人員可以開始在3D芯片上構建邏輯電路，」Heremans説道。這種能力將引領芯片設計領域的革新，Imec稱之為CMOS 2.0。在該方案中，不僅可以將採用不同技術製造的多個芯片堆疊在一起，還可以通過將多層晶體管熔合在一起來製造單個芯片，每一層晶體管都針對特定功能進行了優化，例如存儲密度或驅動電流。「這將極大地提升這種融合芯片的性能，」他説道。

需要強調的是，CMOS 2.0是imec對2030年后的發展範式的命名，在這種範式下，片上系統不再是單個單芯片，而是垂直堆疊的多個功能層，每個層都採用最適合自身的技術。高密度邏輯採用最先進的工藝節點，緩存採用針對密度和成本優化的工藝節點，I/O和電源管理則採用另一個工藝節點。所有組件連接成一個完整的系統。關鍵在於：並非芯片的每個部分都需要採用最先進的工藝節點。CMOS 2.0將最先進（也是最昂貴）的工藝留給真正受益的高密度邏輯，並將其他所有組件劃分爲採用相應工藝構建的層級。路線圖通過單元高度標註（例如「5.5T over 5.5T」）來體現這一點，並在中間標註晶圓鍵合間距。

在路線圖中，還有一個最容易被低估的部分，也是目前芯片製造領域最重要的創新之一。

如今的芯片採用正面供電方式（「前端供電」 ），這意味着電源線需要穿過多層金屬佈線才能到達芯片底部的晶體管。這不僅佔用了寶貴的芯片空間，而且電力在穿過多層金屬佈線的過程中也會損耗。在一些先進的芯片中，電力甚至可能需要穿過15層或更多金屬層才能到達晶體管。

「背面供電」技術顛覆了傳統供電方式，從芯片底部（或「背面」）供電，通過硅通孔（TSV）更直接地接觸晶體管。這樣一來，「正面」空間便可用於提高晶體管密度，同時提升芯片的整體功耗和性能。此外，它還簡化了芯片頂部晶圓間的鍵合，這對於實現3D芯片堆疊至關重要。

該路線圖展示了兩個階段。首先是用於全球互連的背面供電（當前一代，將於 2025/2026 年推出）。然后，從 A14 開始，背面信號佈線將與背面供電合併，從而幾乎完全釋放正面空間，用於對密度要求最高的互連。主要芯片製造商的實現方式有所不同：英特爾的「PowerVia」連接到晶體管觸點，而臺積電的「Super Power Rail」（光聽名字就覺得很棒！）直接連接到源極和漏極，雖然製造難度更高，但能帶來更大的擴展優勢。但任何創新都是如此：如果很容易，人人都會去做。這需要整個半導體制造生態系統的協作，包括沉積、蝕刻、化學機械拋光、鍵合、晶圓減薄等環節。

在新路線圖的底部一行還展示了這些系統可能的發展方向。當中的硅中介層，就正在成為一個有源層。

如今的AI加速器位於被動式硅中介層（一種電接口層）上，該中介層主要用於在計算芯片和內存堆棧之間傳輸信號。路線圖顯示，隨着每個節點技術的進步，這一技術也在穩步發展。從A14節點開始，中介層將集成「IGZO」晶體管（氧化銦鎵鋅，一種具有高電子遷移率和超低漏電流的薄膜晶體管）、背面供電以及BSMiM（背面金屬-絕緣體-金屬電容器，可提供更高的電壓穩定性，擺脫了正面空間的限制）。在A10節點，光子接口的高速性能被引入中介層（「EIC」，即電子-光子集成電路），使得光I/O最終可以與計算芯片集成在封裝內。到A5節點，L2緩存、eRAM（嵌入式DRAM）和電壓調節器也移至中介層。到A2節點，集成電壓調節器將完成整個迴路的閉合。這必將是一個令人矚目的飛躍！

下面的數字說明了密度的重要性。中介層上的內存密度從 N2 的大約 40 megabits/平方毫米提升到 A2 的 300 megabits/平方毫米。這意味着在相同的面積內，緊鄰計算芯片的緩存容量增加了 7.5 倍。舉例來説：300 megabits平方毫米意味着在 1 平方釐米的中介層上，可以容納大約 37 MB 的內存緩存，這還不包括實際邏輯芯片的面積。

帶寬的提升更為顯著。路線圖顯示，中介層上的L2緩存帶寬從A14的0.01TB/s/mm²提升至A2的2TB/s/mm²，提升幅度高達200倍。這為何如此重要？因為現代AI加速器的瓶頸不在於計算能力，而在於如何為計算提供數據。GPU每秒可以執行數萬億次運算，但前提是數據必須在需要時就已存在。每次芯片需要等待內存時，那些昂貴的核心都會閒置。將高帶寬緩存從獨立的內存堆棧移至距離邏輯芯片僅幾毫米的中介層上，可以將延迟和每比特能耗降低一個數量級。這就是內存瓶頸被逐層突破的過程。

如圖所示，在IMEC最新路線圖中，還有關於光刻的闡述。超高數值孔徑 EUV 首次出現在 ASML 的產品路線圖上是在 2024 年 imec 舉辦的 ITF World 大會上，距今正好兩年。數值孔徑從 0.55 提升到 0.75 將進一步改善光刻成像效果。

寫在最后

這份全新的邏輯電路路線圖之所以如此強大，是因為它清晰地展示了持續推動技術進步所需的要素。而這確實需要整個行業的共同努力。這是一項多維度的工程，它同時涉及晶體管架構、先進光刻技術、電源傳輸、3D集成、材料、存儲單元和封裝等諸多方面。到2035年，芯片將採用堆疊式結構。而連接各芯片的硅中介層將承擔真正的功能，將光子學、緩存和電壓調節等功能集成其中。

隨着芯片行業從納米時代邁向埃級時代，工程師和科學家們對未來的憧憬從未停止。但光有夢想是不夠的。值得慶幸的是，這個行業驚人的創造力和對創新的不懈追求，已經催生了一條研發之路，其中充滿了未來20年所需的工程概念。

本文來自微信公眾號「半導體行業觀察」（ID：icbank），作者：編輯部，36氪經授權發佈。