不用EUV，也能做3nm？

在過去幾十年的半導體演進中，可以説每一次微縮，都離不開光刻能力的加持。從DUV到EUV，從193nm到13.5nm，再到High-NA EUV，整個產業鏈圍繞着一個核心變量不斷演進——如何用更短的波長，在硅片上刻出更細的線條。但是一個不爭的事實是，光刻，正在變得過於昂貴、過於複雜，也過於不可替代。

隨着工藝製程的不斷微縮，晶圓的價格也在直線攀升，5nm/3nm的晶圓價格已突破 20,000 美元，到了2nm預測單片晶圓價格將達到 30,000美元的歷史高位。價格飛漲的核心原因是先進製程圖形化的極高難度。一臺EUV光刻機價格超過1.5億美元，交付周期長達一年以上，High-NA EUV則更貴，且全球僅有ASML一家供應商。在AI算力爆發的背景下，這一瓶頸正被進一步放大。

也正是在這樣的背景下，一家來自瑞典隆德的初創公司——AlixLabs，提出了一條完全不同的路徑：不是把圖形刻出來，而是把圖形「分裂出來」。該公司打算利用他們的APS（原子層刻蝕節距分裂） 技術，試圖在無需EUV的情況下實現5nm甚至3nm的圖形化。

技術的起因，一個實驗室偶然發現

2015年聖誕節前后，在瑞典隆德大學的實驗室里，一項原本並不起眼的實驗，意外打開了一條新的技術路徑。

瑞典隆德大學的研究人員試圖縮小表面納米線的尺寸，卻觀察到一個反常現象：這些納米線不僅變細了，還「分裂」成了兩根更細的結構。首席研究員喬納斯·桑德奎斯特很快意識到這非同尋常，對於熟悉半導體工藝的人來説，這一現象的意義極為明確：它等價於一種天然的多重圖形化。這一發現為非光刻手段實現微縮（Scaling）提供了理論可能。

原子級刻蝕把一條線劈成了兩條

在EUV尚未成熟的年代，行業依賴SADP（自對準雙重圖形化）和SAQP（四重圖形化）來繼續推進微縮。但這些方案的代價，是指數級增長的工藝複雜度。

2019年，喬納斯·桑德奎斯特與聯合創始人阿明·卡里米和斯特凡·斯韋德貝里共同創立了Alixlabs公司，總部位於隆德。而后他們繼續將這項技術發揚光大。

AlixLabs的核心技術，是基於原子層刻蝕（ALE）的延伸。與更為成熟的Atomic Layer Deposition（ALD）類似，ALE同樣是一種自限制過程，但方向完全相反：ALD是逐層添加原子，而ALE則是逐層去除原子。

這種原子級減法，帶來了三個關鍵能力：第一，極致的尺寸控制能力。每一步刻蝕都在原子尺度上進行，使得CD控制進入亞10nm區間成為可能。第二，形貌自對準能力。納米結構的側壁本身，可以在刻蝕過程中充當天然掩模。第三，三維結構保真度。相比傳統刻蝕，ALE對複雜結構（如FinFET、GAA）更加友好。

繞過EUV，APS的水平幾何？

在此基礎上，AlixLabs提出了核心工藝：APS（Atomic Pitch Splitting，原子層間距分裂）。它的本質是利用ALE，將已有圖形複製+分裂，實現密度倍增。從結果上看，它類似於SADP/SAQP，但路徑完全不同：EUV是將更短波長直接刻，成本較高；SADP/SAQP多次光刻+沉積，工藝複雜；APS刻蝕驅動分裂，工藝相對簡化。

如下圖所示，在均實現Pitch減半（40nm → 20nm）的結果下，傳統的SADP需要光刻、光刻膠處理、氧化層沉積、Spacer刻蝕、硬掩膜刻蝕、清洗等多個步驟。而AlixLabs的技術只有光刻和APS兩步。且APS做出來的結構質量是OK的，線條均勻性、垂直度不輸傳統工藝。

APS與傳統SADP的比較

Alixlabs也演示了APS如何嵌入真實工藝流程，其大致的流程是：NIL（納米壓印）→ 清理殘膠 → 圖形轉移 → 去膠 → APS，即先用傳統方法做出還不夠細的結構，再用APS在已有結構上做原子層刻蝕分裂，結果能夠實現從205 nm → 109 nm，直接減半，而且無須光刻。

APS如何嵌入真實工藝流程

而且很重要的一點是，APS並非侷限於某一特定節點的「局部優化工具」，而是一種具有普適性的結構縮放能力。從100nm到20nm，不同初始間距下的實驗結果均顯示，APS能夠穩定實現約2倍的間距壓縮，並同步縮小線寬。

100nm → 54nm → 32nm → 20nm，每一列都實現了「間距近似減半」

2024年成功在硅（Si）基底上實現了基於 EBL 的 APS圖形化，實現了從化合物半導體向主流硅基半導體的跨越。從實驗結果來看，APS在硅基材料上實現了10nm級CD與12.5nm級half-pitch，這一指標已經逼近Low-NA EUV的能力範圍。儘管在極限尺寸和線邊粗糙度上，High-NA EUV仍具優勢，但APS所展現出的「接近EUV性能 + 顯著更低成本」的組合，使其具備成為部分工藝層替代方案的潛力。

APS vs 全行業最主流的三條先進製程路徑

更具顛覆性的在於，APS並非只能實現單次間距分裂，而是具備可重複調用的「層級縮放能力」。通過兩次APS處理，原始約95nm的結構可被壓縮至20nm級別，相當於傳統四重圖形化（SAQP）所實現的效果，但路徑卻大幅簡化。這意味着，先進製程中的「多重圖形化」，可以從依賴複雜工藝堆疊的工程問題，轉化為基於原子層刻蝕的物理過程問題。下圖右側展示的5nm級結構及接近晶格尺度的原子排布，也表明該技術已經逼近材料極限，為未來sub-5nm甚至更先進節點提供了新的可能路徑。

APS不僅能「×2」，還能「×4」

據悉，AlixLabs已經完成了300mm APS設備的開發，並在其位於隆德的潔淨室中實現穩定運行。

APS是納米壓印光刻（NIL）的強力補充，可以擴展密集的線條圖案分辨率。可以作為傳統多重圖形化技術（如 SADP、SAQP 和 LELE）的替代方案，具有降低成本、提升分辨率和更好可持續性的潛力。

「我們估計，APS有望將尖端邏輯和存儲器晶圓的製造成本降低高達每層掩模40%，同時提高生產效率，」Sundqvist補充道。

大廠站臺，產業化實現關鍵突破

這家初創公司與英特爾合作，近期在體硅上成功演示了無需使用極紫外光刻（EUV）技術的12.5納米半間距鰭片結構。這些尺寸與目前3納米級的尖端邏輯芯片尺寸相同。「我們的使命是打造能夠幫助那些無法使用EUV設備的公司將生產規模縮小到5納米及以下的設備。通過消除對EUV光刻技術的依賴，我們為業界提供了一條通往更可持續、更經濟高效的高密度芯片生產之路。」Sundqvist表示。

2025年，AlixLabs與聯電（UMC）合作進行晶圓級演示，使用浸沒式氟化氬（ArFi）光刻技術，成功實現了 19nm 的半節距（Half Pitch）。

根據 AlixLabs 2026 年的最新展望，APS的應用觸角已經延伸到了半導體制造的每一個關鍵角落。除了經典的線條節距分裂，它正在攻克三大新高地：通過對 Vias（通孔） 的精確處理，APS解決了多層電路互連的瓶頸。從硬質的 Hard Mask 到極具挑戰性的 Photoresist（光刻膠），APS 將證明原子層刻蝕（ALE）極高的靈活性。

要顛覆傳統光刻模式，僅有工藝是不夠的，必須有匹配的設備支撐。AlixLabs 披露的設備路線圖顯示，其商業化進程已進入快車道：Alpha 級設備已可進行 300mm 晶圓演示，完成了從0到1的物理突破，能夠實現現貨供應；具有自動化集群能力的 Beta 級工具即將在 2026 年 Q3 交付，這將是其技術進入半導體代工廠先導線的入場券；Gamma平臺則針對的是HVM（大批量生產），目前處於概念設計階段。

結語

總的來説，對於那些無法獲得EUV配額，或難以承受其高昂資本與運營成本的晶圓廠而言，APS提供的，不僅是一種替代方案，更是一條現實可行的「第二路徑」。

當然，APS並不會在短期內取代EUV。對於最前沿節點，尤其是High-NA EUV所瞄準的極限尺寸，光刻仍然是不可替代的核心工具。但在大量非關鍵層以及成本敏感的應用場景中，APS有望成為一種更具性價比的解決方案，與光刻技術形成長期共存的格局。

本文來自微信公眾號「半導體行業觀察」（ID：icbank），作者：杜芹DQ，36氪經授權發佈。