2納米被瘋搶的原因

2納米及更先進工藝節點的推出將需要新的功耗和散熱管理方法。但同時，它也將帶來更大的設計靈活性，以及更多提升性能和優化成本的選擇。

功耗、性能和麪積/成本仍然是芯片製造商關注的關鍵指標，但這些指標的權重和實現方式可能存在顯著差異。過去，芯片市場分為兩類：一類是用於智能手機和其他移動設備的超低功耗芯片，另一類是面向服務器和高性能即插即用工作站的芯片。但隨着人工智能幾乎滲透到所有電子產品中，應用變得更加精細化和針對性更強。針對不同數據類型或工作負載，不同芯片製造商或系統供應商的最佳處理單元可能大相徑庭。此外，由於電網限制、關鍵組件或材料的供應不均衡且往往難以預測，以及地緣政治法規等因素，在某一地區行之有效的方案在另一地區可能並不適用。

將系統拆分成多芯片（multi-die）組件，可以優先處理不同的處理器和功能，同時簡化在非關鍵組件短缺時的應急預案。此外，無需將所有組件都塞進最先進的工藝節點上尺寸與光罩大小相同的SoC芯片中，而是可以根據實際情況選擇合適的工藝節點來開發不同的芯片。

縮小功能尺寸對某些邏輯電路仍然很重要，但能夠擴展到最先進節點的功能在整體設計中所佔的比例越來越小。另一方面，只要處理器和內存之間的數據傳輸速度足夠快，能夠處理爆炸式增長的人工智能數據，就可以添加更多以芯片組形式存在的晶體管來提升性能。

「具體到2nm工藝，這些複雜的集成系統中可能只有少數部件會採用最先進的技術節點，」 Lam Research公司副總裁David Fried表示。「最終會形成一種優化。你需要為系統的每個元件選擇最佳技術。過去，我們通過單片集成來優化功耗、性能、面積和成本。而先進封裝技術使我們能夠針對各個子系統優化功耗、性能、面積和成本。其結果通常是通過異構集成將不同的技術結合起來。芯片組是分層系統集成的自然演進。」

這是一種不同的擴展方法。「如今，許多應用正通過解耦實現優化，」弗里德説道。「它將邏輯與內存分離，將I/O與邏輯分離，並將內存控制器與內存分離。我們目前看到的許多產品都在通過解耦或解耦進行優化，朝着更復雜的高級封裝流程發展。這就是他們優化PPAC的方式。」

這將對整個半導體供應鏈產生深遠影響。「我們將帶來更大的靈活性和定製化，」Rapidus封裝技術現場首席技術官Rozalia Beica表示。Rapidus已獲得IBM的2nm工藝技術授權。「我們正在與客户合作開發的一些封裝產品將採用2nm工藝，同時也會採用其他一些技術，這些技術可能並不那麼先進。我們肯定需要與業內其他公司合作，因為我們不會生產4nm或7nm芯片。我們只提供2nm芯片，並將儘可能與其他代工廠或OSAT廠商合作，將2nm及其他技術應用於封裝中。」

這聽起來似乎很簡單。設計和製造芯片組比設計和製造完整的SoC要容易得多。但將各個組件集成起來卻並非易事。

Synopsys工程副總裁 Abhijeet Chakraborty 表示：「有一種混合設計理念，可以將不同的標準單元混合搭配使用——例如，將高性能標準單元、低功耗標準單元，甚至高密度標準單元混合使用。這樣一來，就有了更多類型的標準單元可供選擇，EDA 工具必須謹慎選擇才能最大限度地發揮其優勢。如果爲了滿足高性能計算 AI 設計中非常高的性能目標而全部使用高性能標準單元，那麼就需要付出功耗和其他指標方面的代價。但這種混合搭配至關重要。」

靈活的選項，可定製的指標

這僅僅是個開始。「更有意思的是，」Chakraborty説道，「你可以構建一個同構系統，其中所有芯片都採用2nm工藝。它們必須相互連接。這就帶來了先進封裝、混合鍵合、鍵合間距等方面的挑戰和機遇。如何將這些芯片連接起來？芯片間互連技術取得了長足的進步，提高了互連密度和間距，也提升了信號完整性性能。多芯片的另一個優勢在於可以混搭。你可以將28nm芯片與2nm芯片混合使用。這是一種緩解成本和良率挑戰，以及克服使用這些先進工藝節點障礙的方法。」

至少在初期，這種新型多芯片組件是為大型人工智能數據中心以及高端智能手機和個人電腦市場開發的。將各個組件組裝起來並進行各項計算——例如PPA/C（每芯片功耗）、上市時間、設計和驗證時間以及在晶圓廠或封裝廠的生產時間——需要進行大量的設計和驗證工作，包括製作多個測試芯片，並根據技術的應用方式和應用場景進行微調。

「性能和功耗方面的優勢確實存在，但並非絕對，」 proteanTecs的首席技術官 Evelyn Landman 表示。「製程節點的轉換不再能默認帶來線性收益。真正的價值在於系統能夠在多大程度上安全地接近硅片的物理極限。這一點在大規模人工智能平臺中已經顯現，在這些平臺上，每瓦性能而非原始頻率纔是主要制約因素。在 2nm 製程下，經濟效益完全取決於智能的保護頻帶管理。保護頻帶過大，投資就會付諸東流；盲目移除保護頻帶，則會導致可靠性下降。最終的贏家將是那些能夠動態、持續地跨工作負載和生命周期測量、理解和管理保護頻帶的企業。」

這是一個成本高昂且工程量巨大的過程。但對於人工智能數據中心而言，能夠在多芯片組件中集成更多晶體管，從而以更低的功耗更快地處理更多數據，無疑是制勝之道。對於高端手機和個人電腦來説，一種芯片設計可以通過大規模生產來分攤成本。因此，儘管開發一款新芯片可能需要花費 1 億美元甚至更多，但這或許是可以接受的，尤其是在未來能夠複用設計中的許多部分，例如當速度更快或功耗更低的邏輯電路、密度更高的存儲器和/或光子互連技術得到更廣泛的應用時。

英特爾邏輯技術開發副總裁兼總經理本·塞爾表示：「總體而言，我們在2納米制程節點上看到的是功率密度穩步提升的趨勢。我們在設計一項技術時，關注的指標是功耗、性能和麪積/成本。但這不僅僅關乎性能。很多時候，性能取決於每瓦功耗以及面積的縮小幅度。」

英特爾將於 2026 年 1 月推出的 Panther Lake 處理器採用 18 埃製程工藝。「它在 Panther Lake 之上集成了一層中介層和多個芯片組，其中計算芯片組採用 18A 製程工藝，」Sell 表示。「我們明年還將推出其他採用更傳統封裝的產品——並非堆疊式封裝，而是多芯片封裝。我們目前正在制定后續產品路線圖，以涵蓋 14A 製程工藝。Panther Lake 是一款客户端產品，但即使在客户端產品中，我們也提供了滿足不同需求的各種芯片組。我們有以性能為導向的計算芯片組，同時也注重每瓦性能或能效指標，從而實現良好的電池續航時間。我們還有一個圖形芯片組，它更加註重降低功耗以及在功耗和性能之間取得平衡。此外，還有一些芯片組是更傳統的芯片組應用，負責與計算系統的其他部分進行交互。最后，還有服務器產品，它們對功耗極其敏感。」

性能提升因節點和代工廠工藝而異，但每個新節點性能和功耗都提升 30% 的日子早已一去不復返了。

Synopsys 的 Chakraborty 表示：「從設計角度來看，如果客户從 3nm 工藝升級到 2nm 工藝，他們期望平均性能提升 10% 到 15%，功耗降低 20% 到 30%，當然，晶體管密度也需要提高 15% 左右。但挑戰在於能否實現這些目標。對於許多注重每瓦性能和更高晶體管密度的應用來説，更低的功耗尤其具有吸引力。Synopsys 投入了大量創新和資金，旨在最大限度地發揮 2nm 工藝的優勢。但實際生產中也存在着諸多挑戰，影響着良率和製造效率。」

與過去不同，尖端芯片的良率實際上不再完全取決於最終測試。它仍然需要組裝成某種先進的封裝，並且需要在實際應用中長期保持符合規格。

「在2納米和18A工藝時代，主要挑戰不再僅僅是晶體管尺寸的縮小，」proteanTecs公司的蘭德曼表示，「而是硅芯片整個生命周期中的不確定性管理。隨着架構向納米片和新型供電方案發展，器件物理、製造、封裝和實際工作負載等各個環節的誤差容限都大幅下降。曾經的次要影響，例如局部電壓下降、熱梯度、老化和工作負載驅動的應力，現在會被持續地、局部地放大。這在早期爬坡階段已經顯現，此時必須從空間和動態兩個層面理解其變異性，而不僅僅是統計層面。靜態假設和最壞情況保護帶已不再足夠，因為最危險的情況並非固定的拐點。它們是瞬態的、與工作負載相關的，而且通常在系統運行之前是不可見的。業界正處於一個轉折點，必須持續管理正確性，而不是在驗收時就想當然地認為一切正常。」

無休止的權衡

要了解這究竟有多複雜，不妨考慮一下性能，它直接影響發熱量。人工智能服務器的利用率越高，就越需要高性能邏輯，因為這樣可以節省電力。但更高的運行頻率也會產生更多熱量，這意味着必須想辦法散熱。如果被動式散熱器不足以散熱，就需要採用更主動、更耗能的散熱方式。

與 3nm 工藝相比，2nm 工藝可以在相同空間內集成更多晶體管。這意味着更高的功率密度，從而能夠在相同功耗下更快地完成更多處理。因此，每個新節點都能在給定工作負載下節省功耗。但如果利用率過高，芯片温度會升高到一定程度，導致芯片要麼需要更復雜的散熱系統（因為在高功率、高晶體管密度和高熱密度的芯片內部散熱更加困難），要麼需要性能降頻，而這可能會抵消最初採用 2nm 工藝的意義。

在20nm之后的每個新制程節點（臺積電為16nm，三星為14nm），散熱問題都變得越來越難以控制，導致一系列看似永無止境的權衡取捨。雖然鰭式場效應晶體管（FinFET）的引入降低了柵極漏電，但隨着晶體管數量的增加，熱密度也隨之增加。在7nm及之后的每個製程節點，柵極漏電再次成為一個問題，加劇了因動態功率密度增加而導致的散熱難題。

柵極漏電問題將再次通過2nm工藝的環柵場效應晶體管（GAIN FET）得到解決，未來某個工藝節點的互補型場效應晶體管（CFFET）以及鉬等新型材料甚至二維材料也將再次發揮作用。但如果邏輯利用率過高，功率密度仍將是一個問題。因此，如何利用前沿邏輯電路可能需要在多芯片封裝以及系統內數據物理處理或預處理的位置方面做出一些複雜的權衡。

影響經濟效益的因素還有很多，例如芯片從最初構思到最終測試所需的時間。「有些客户希望自行設計，而我們則負責提供硅片、封裝以及所有組件的集成，」Rapidus 的 Beica 表示。「我們的製造工藝專注於單晶圓加工，不進行批量生產。這使我們能夠從每片晶圓中獲取大量不同的數據，並將其反饋到設計中。因此，我們可以實現設計和製造的協同優化，結合客户的反饋和我們內部的優化，從而為客户提供所需的定製化服務。而周轉時間將至關重要。」

對於人工智能數據中心而言，時間就是金錢，但其經濟效益可能與封裝內芯片的組合和相互作用一樣複雜。邏輯電路可以分解成小芯片，並通過大型硅中介層以2.5D方式連接。但中介層越大，成本越高，信號傳輸距離越長，對性能的影響也越大。

芯片組也可以堆疊在 3D-IC 或 3.5D 封裝中，但這需要更長的開發時間。這些組件可以包含 CPU、GPU、NPU、TPU 或任何其他類型的組件，這些組件可以在相同或不同的工藝節點上開發，但集成需要深入瞭解每個芯片的物理特性，並進行復雜的平衡。

結論

升級到更高處理節點的原因不再僅僅取決於一兩個因素。它們可能因市場細分、工作負載或標準PPA/C指標而異。對於某些應用而言，擴展其中任何一個指標都可能足夠，而對於其他應用則需要針對所有指標進行優化。但在越來越多的情況下，最終設計將包含多種節點的組合，以及新的PPA/C權衡方法，以平衡大型系統中的各項優先級。

「回顧過去40年的歷史，有些製程節點在功耗擴展、性能擴展或面積擴展方面表現出色，」Lam Research的Fried表示。「但最終，所有這些因素綜合起來，才能提升製程節點的價值。面積擴展和性能擴展的速度有所放緩。隨着我們邁向這些先進的器件架構，功耗擴展仍然表現良好，而成本擴展將成為製程節點價值的根本驅動因素。如果每片晶圓上的芯片數量能夠增加1.7倍，並且還能獲得一定的性能和功耗提升，那麼這就是製程節點擴展的關鍵所在。但最終應用決定了你最關心的是功耗、性能、面積還是成本。例如，可穿戴技術對面積和成本的敏感度遠高於功耗和性能。或者，如果設備必須依靠電池供電，無需插電，那麼功耗將比面積和成本更為重要。」

（來源：編譯自semiengineering）