誰能接棒CoWoS？

在算力時代，隨着英偉達GPU與AI芯片浪潮的迅猛發展，CoWoS封裝技術憑藉其獨特優勢迅速崛起，一度成為行業焦點，市場需求旺盛到供不應求的地步。

然而，伴隨技術應用的不斷深入和行業發展的持續推進，芯片集成正朝着更大面積、更高集成度、更短互連長度的系統級創新方向演進。CoWoS封裝技術逐漸顯露出一系列不容忽視的缺點與挑戰：其工藝的複雜性不僅推高了生產成本，還帶來了良率控制與測試環節的諸多難題；同時，在互連性能、電源完整性等電氣特性方面也面臨着嚴峻考驗，再加上臺積電長期存在的產能瓶頸，這些問題交織在一起，已成為制約行業發展的不小困擾。

正因如此，當前業界正將目光投向新的封裝技術領域，積極探尋能夠有效替代CoWoS的解決方案。

CoWoS之后，封裝技術的迭代與競逐

CoPoS，化圓為方

當前，CoWoS技術主要由臺積電掌握。從短期技術演進路徑來看，臺積電正推動CoWoS從現有CoWoS-S/CoWoS-R版本向更具潛力的CoWoS-L技術升級——相比前代產品，CoWoS-L在靈活性與經濟性等核心指標上均實現了顯著優化。

然而，隨着AI GPU芯片尺寸的增大以及HBM堆棧數量的增加，CoWoS遇到了瓶頸——光刻掩模尺寸限制了單一模塊的最大封裝面積。

爲了應對這一挑戰，業界普遍認為CoPoS技術將成為CoWoS的未來演進方向。對此臺積電也明確表示將CoPoS定位為CoWoS的下一代繼任者，並計劃在未來通過技術迭代逐步完成對CoWoS-L的替代。

衆所周知，CoWoS（Chip-on-Wafer-on-Substrate）屬於晶圓級封裝，其將芯片堆疊起來再封裝於基板上，最終形成2.5D、3D的形態，能減少芯片空間，還可降低功耗和成本；而CoPoS （Chip-on-Panel-on-Substrate）可以看作是CoWoS的面板化解決方案。

從技術架構來看，CoPoS與CoWoS一脈相承，核心差異在於將CoWoS中的硅中介層替換為面板尺寸基板（即面板級重佈線層）——這一關鍵升級使其得以突破現有技術瓶頸，實現更大的封裝尺寸、更優的面積利用率和更大的生產靈活性與可擴展性。

CoPoS核心理念是將「圓形變為方形」——用大型矩形面板基板替換晶圓級封裝，減少圓形晶圓邊緣通常出現的不完整芯片。

這種設計變化促進了單一封裝內更多半導體的集成，從而提高整體計算性能，實現了更高的基板利用率、更大的封裝密度、改進的良率效率、減少的邊緣浪費和更低的單位面積成本。例如，CoPoS採用600mm×600mm、700mm×700mm或310mm×310mm等面板級封裝規格，提供了更多的封裝空間、更高的I/O集成和改進的生產效率，使其成為CoWoS平臺的自然演進。

實際上，CoPoS並非簡單的將硅中介層換成panel（面板）來實現「由圓變方」，而是一場涉及材料、工藝、設備的全方位革新。

為支持這一結構轉變，必須顯著增強重佈線層（RDL）工藝，以適應多層金屬堆疊、高I/O密度和多芯片集成等廣泛的封裝要求。

同時，隨着封裝面積和功率密度的增加，臺積電還引入了先進材料和技術——如玻璃基板和玻璃通孔（TGV）——這些材料提供了卓越的平整度、熱穩定性和垂直互連能力，從而改善熱性能和互連靈活性。

事實上，玻璃基板對於CoPoS工藝也非常重要。

因具備低熱膨脹係數、高機械強度、耐高温性、高佈線密度等特點，玻璃基板被視為半導體下一代基板解決方案。早在2023年9月份，英特爾便公開宣佈其在玻璃核心基板方面的努力，認為該技術將重新定義芯片封裝的邊界，為數據中心、人工智能和圖形處理提供具有突破性的解決方案，推動摩爾定律的進一步發展。在英特爾帶頭亮出玻璃基板技術后，業界對該議題興趣頗深，正在推動產業鏈廠商加大對該技術的投入，有望在幾年之內就能看到比較清晰的進程和突破。

從市場進展來看，CoWoS和CoPoS都是臺積電主導的先進封裝技術。目前，臺積電已啟動CoPoS試點線，據悉臺積電將於2026年在其子公司採鈺設立首條CoPoS封裝技術實驗線。與此同時，用於大規模生產的CoPoS量產工廠也已確定選址嘉義AP7，目標是在2028年底至2029年間實現該技術的大規模量產，首家客户將由英偉達拔得頭籌。

展望未來，CoWoS和CoPoS均聚焦HBM與處理器的協同優化。隨着AI對算力需求激增，CoWoS-R/L和CoPoS將並行發展——前者滿足性能優先場景，后者推動規模化量產，共同支撐3D封裝生態

行業巨頭，涌向FOPLP賽道

最近，業內關於FOPLP先進封裝的消息頻傳。

• 馬斯克旗下的SpaceX公司意圖涉足面板級扇出型封裝（FOPLP），且計劃在德州建設自家芯片封裝廠，其基板尺寸達到700mm×700mm，為業界最大；

• 日月光投入2億美元採購設備，在高雄廠建立產線，計劃今年年底試產FOPLP；

• 英偉達去年就在計劃提前為其 GB200 AI 服務器芯片採用FOPLP技術，旨在解決臺積電CoWoS封裝產能緊張的問題。

業內人士指出，在AI芯片封裝領域，FOPLP有望成為CoWoS 的主要替代技術之一。

要理解面板級扇出型封裝（FOPLP），需先追溯其技術源頭——扇出型晶圓級封裝（Fan-Out Wafer Level Packaging，FOWLP）。該技術由英飛凌於2004年提出，並在 2009 年實現量產，但早期僅應用於手機基帶芯片，很快便面臨市場飽和。直到 2016 年，臺積電在 FOWLP 基礎上開發出整合扇出型（Integrated Fan-Out，InFO）封裝，成功應用於蘋果 iPhone 7 系列的 A10 處理器，才重新推動半導體產業加速佈局 FOWLP 技術。

作為FOWLP的延伸技術，FOPLP繼承了前者高I/O密度、薄型化設計的核心優勢，兩者的關鍵差異僅在於載體形式——從「晶圓（Wafer）」替代為「面板（Panel）」，而這一字之差直接帶來了尺寸與利用率的顯著提升。

具體而言，FOPLP是扇出式封裝（Fan Out）與面板級封裝（Panel Level Package）的技術融合，兼具兩類技術的核心優點：

• 依託扇出式封裝特性，其重佈線層（RDL）走線可突破芯片尺寸限制，支持更多外部I/O接口，實現高密度連接與薄型化封裝，在降低成本的同時滿足產品輕薄化需求；

• 憑藉面板級封裝優勢，採用金屬、玻璃或高分子聚合物作為載板，可實現更大封裝尺寸與更高生產靈活性。其面積利用率超95%，顯著高於傳統晶圓級封裝的85%，並具備批量生產能力強、成本低、周期短等特點——與圓形晶圓相比，面板型封裝的成本可節省20%以上。

隨着人工智能技術的發展，大尺寸芯片封裝需求日益凸顯，FOPLP因此受到業界廣泛關注。

作為扇出型封裝的兩大主流技術，FOWLP與FOPLP的發展路徑截然不同：FOWLP聚焦晶圓直接封裝，側重實現更小體積與更高集成度，適用於CPU、GPU、FPGA等大型芯片；而FOPLP通過面板級封裝滿足更廣泛場景需求，包括高功率、大電流功率半導體，且無需依賴最先進工藝與設備，技術實現門檻更低。

值得注意的是，FOPLP封裝技術與面板工藝密切相關，但與上面提到的CoPoS在工藝策略與性能適用上存在差異：

市場分析機構Yole統計數據顯示，2022年FOPLP市場規模約為4100萬美元，預計未來五年將呈現32.5%的複合年增長率，到2028年增長到2.21億美元。未來，隨着更多廠商的佈局和推動，以及更高良率帶來更好的成本效益，FOPLP有望在未來幾年實現增長。

面對巨大市場潛力，業界當前已將面板級封裝視為下一代先進封裝技術的關鍵戰場，吸引了各大巨頭投身其中，積極發展FOPLP封裝技術。

●行業巨頭，涌向FOPLP賽道

日月光在FOPLP領域佈局已久，十年前便啟動相關研發工作。其初期採用300mm×300mm規格進行技術驗證，在試作效果達標后，將尺寸推進至600mm×600mm，並於去年完成設備採購下單。

今年2月，日月光投控營運長吳田玉宣佈，將在中國臺灣高雄廠區投入2億美元建設FOPLP量產線，涵蓋Chip First、RDL First及玻璃通孔（TGV）等關鍵工藝模塊，目標是將現有 FOWLP 技術能力擴展至更大面積封裝與異構集成領域，以滿足 AI、高性能計算、汽車電子及存儲模塊等市場的增長需求。

按照規劃，相關設備於第二季進廠，第三季啟動試量產；600mm×600mm規格機臺預計今年底完成試產，若進展順利，明年送樣客户驗證通過后即可正式量產出貨。若600mm×600mm封裝良率能達到預期，則有望吸引更多客户與產品導入，推動該規格成為業界主流。

作為先進封裝領域的重要參與者，三星同樣對FOPLP工藝展現出濃厚興趣。據報道，三星早在2019年便以7850億韓元從三星電機手中收購面板級封裝（PLP）業務，這一戰略佈局為其后續在該領域的發展奠定了基礎。

在去年3月的股東大會上，時任三星電子半導體部門負責人Kyung Kye-hyun曾指出，AI半導體芯片通常需要600mm×600mm甚至800mm×800mm的大尺寸封裝，這類需求正需要PLP等技術支撐，而三星當時已在積極推進相關技術研發並展開客户合作。目前，三星已開始部署面向先進製程的FOPLP技術，其應用於可穿戴設備的Exynos W920 處理器便採用了5nm EUV工藝與FOPLP封裝方案，實現了技術落地。

臺積電同樣是FOPLP技術的積極推動者。目前其正緊鑼密鼓地推進FOPLP工藝研發，不僅已組建專門的研發團隊，還規劃了專屬生產線，不過整體仍處於起步階段。2024年8月，臺積電發佈公告稱計劃斥資171.4億元新臺幣向羣創購買南科廠房及附屬設施；據去年年底的消息顯示，臺積電初期將選擇尺寸較小的300×300mm面板切入FOPLP領域，預計最快2026年完成小規模試產線的建設。

報道指出，臺積電最初曾傾向採用515×510mm 矩形基板——與傳統12英寸圓形晶圓相比，該規格基板的可用面積可提升三倍。此后其又陸續測試了600×600mm、300×300mm等不同尺寸，最終決定初期以300×300mm規格「練兵」，待技術成熟后再向更大尺寸拓展。這一決策主要基於兩方面考量：一是設備持有成本的控制，二是現有技術可支持的最大光罩尺寸限制。

值得注意的是，當前FOPLP技術仍處於開發階段，配套設備與工藝尚未完全成熟，在大尺寸基板邊緣翹曲、運輸過程損耗，以及封裝製程轉換時的高損耗率等問題上仍有改進空間。為此，臺積電採取「先易后難」的推進策略，計劃待未來光罩尺寸技術逐步突破后，再進一步提升基板規格。

作為以面板製造起家的企業，羣創也已強勢切入FOPLP封裝賽道。依託既有3.5代面板產線，羣創可直接複用部分生產設備，通過設備折舊攤提有效降低初期投入成本；同時，其封裝基板尺寸可容納相當於6.9片12英寸晶圓的面積，能實現更大批量的同時處理，顯著降低單位封裝成本。

羣創董事長洪進揚透露，目前FOPLP產品已通過客户驗證，計劃於2025年進入大規模量產階段。他看好AI熱潮將持續拉動高階芯片需求，而FOPLP技術在提升大尺寸AI芯片產量、降低生產成本方面的優勢，將助力羣創與合作伙伴共同滿足市場對高階芯片的需求。

在技術佈局上，羣創的FOPLP「Chip First」技術可幫助客户大幅縮小晶粒尺寸以降低成本，同時維持高密度I/O腳數，並減少整體封裝厚度，能滿足手機與移動設備對輕薄化的嚴苛要求，尤其適用於NFC控制器、音頻編解碼器、電源管理芯片及通訊芯片等產品的先進封裝需求。

根據羣創公佈的FOPLP製程技術藍圖，其技術推進將分階段進行：今年率先實現「Chip First」製程的量產；針對中高階產品的重佈線層（RDL First）製程，預計在1-2年內導入量產；而技術難度最高的玻璃鑽孔（TGV）製程，將聯合合作伙伴共同研發，預計需2-3年時間才能投入量產。

作為全球封測廠商中率先佈局FOPLP技術的企業，力成科技早在2016年便啟動產線建設，並於2019年實現510×515mm規格的量產落地。

目前，力成位於新竹科學園區的全自動FineLine FOPLP封測產線已於2024年6月進入小批量生產階段，且已獲得聯發科電源管理IC的封測訂單。據力成執行長謝永達此前透露，經過持續工藝優化，510×515毫米規格產品的良率已大幅超出預期，成功獲得客户認可。

力成方面表示，公司面板級扇出型封裝產品已啟動小量出貨，另有重量級客户的高階產品進入驗證階段——該客户採用2納米制程的高階系統單芯片（SoC）搭配12顆HBM（高頻寬記憶體）芯片，整體封裝成本高達25,000美元，屬業界少見的超高價值封裝設計。謝永達看好AI世代下異質封裝對FOPLP解決方案的需求增長，預計2026—2027年相關技術將進一步擴大量產規模，未來先進封裝業務對公司營運的貢獻有望逐年提升。

此外，長電科技、通富微電、華天科技等國內三大OSAT巨頭也表示公司有FOPLP技術儲備，可提供從設計到生產的全流程服務。

從當前行業進展來看，FOPLP技術目前尚未實現大規模放量，核心瓶頸在於良率未達預期與行業標準缺失。與晶圓級封裝200毫米、300毫米的統一規格不同，FOPLP的面板尺寸呈現碎片化，510×515mm、600×600mm等主流規格至今未形成共識。這種標準化缺失導致設備工具需定製開發，尤其在面板處理和翹曲控制環節增加了設計複雜度，進而推高規模化成本——正如Nordson專家指出的，尺寸差異已成為制約面板級封裝發展的關鍵挑戰，這也使得多數業者暫未大舉投入。

事實上，FOPLP技術早在2015年便已出現，但因過渡需投入定製化材料、工藝及設備，且大尺寸面板對翹曲控制、材料一致性要求極高，導致其早期難以普及。

不過AI芯片需求熱潮正為FOPLP帶來轉機。儘管臺積電已大幅擴充CoWoS產能，但受封裝供應限制，英偉達計劃在服務器AI芯片中引入FOPLP技術，日月光等廠商的積極佈局也讓CoWoS面臨競爭壓力。

當然，FOPLP推廣仍需突破障礙：供應商需在保證產出的同時實現成本大幅下降，才能推動客户從FOWLP轉向FOPLP；其作為異構集成靈活平臺的潛力，也依賴於面板級基板的成本優化與高良率量產突破。

儘管挑戰仍在，但憑藉成本優勢與設計靈活性，FOPLP已成為扇出型封裝領域的重要競爭者，未來發展潛力值得期待。

CoWoP = CoWoS -封裝基板？

英偉達提出的CoWoP（Chip on Wafer on PCB）是又一種革命性的系統級封裝技術，其核心是通過將裸芯片直接通過微凸點倒裝到硅中介層上，再與PCB基板鍵合，實現封裝基板與PCB的一體化設計，省去了傳統ABF/BT有機封裝基板環節。

該封裝路線圖是由英偉達技術人員Anand Mannargudi近日在內部PPT中提出：

可以看到，原來芯片是CoWoS-L封裝，通過BGA和PCB連接。而CoWoP把CoWoS-L的載板去掉了，直接通過C4 bump和PCB連接（目前尚不清楚是否能成功連接）。

與當前AI芯片（如H100/H200）標配的CoWoS封裝技術相比，CoWoS包含芯片、中介層、封裝基板和主板四層結構，層級過多導致信號路徑長、功耗損耗大、成本高；CoWoP則移除封裝基板和BGA球，簡化結構，縮短信號傳輸距離。

不過需要注意的是，取消封裝基板后，主板需具備原基板的高精度佈線能力（如微米級線路密度），使「Die-on-Board」組裝成為可能。

因此，CoWoP封裝技術的優勢和挑戰不難歸納。

CoWoP作為新興封裝技術，通過重構傳統封裝架構，在性能、成本、散熱等多維度形成顯著優勢，具體可歸納為以下核心亮點：

• 信號完整性提升：省去了傳統封裝中的有機基板層級，通過硅中介層與PCB的微凸點倒裝互連，實現信號路徑大幅縮短，信號傳輸損耗降低，高帶寬連接可靠性顯著增強。

• 電源完整性強化：電壓調節器（VRM）可集成於更靠近GPU裸片的位置，大幅縮短供電路徑，減少寄生電阻、電容和電感等參數。這使得電壓穩定性提升，噪聲干擾降低，供電響應速度加快，有效改善高負載下的供電效率。

• 熱性能優化：採用「無蓋設計」（Lidless），散熱器可直接接觸GPU裸片，配合供電損耗減少帶來的產熱降低，散熱效率顯著提升，尤其適配功率超1000W的高端GPU芯片需求。

• 降低翹曲與失配風險：去除熱膨脹係數（CTE）差異較大的有機基板，減少熱-機械失配問題，顯著降低封裝翹曲風險，提升結構穩定性。

• 設計靈活性增強：支持高密度佈線（可達12層）和彈性化芯片模塊整合，推動封裝向「無封裝架構」長期願景演進，可實現更薄、更輕、更高帶寬的模塊設計，適配AI加速卡、光模塊（Tb/s級）、汽車電子等高算力場景。

• 成本降低：省去昂貴的ABF/BT有機基板、BGA焊球及封裝蓋等環節，簡化製造流程，不過要改用高性能PCB面板替代，整體制造成本降低情況暫不明晰。

雖然CoWoP擁有諸多優勢，但是也存在不少挑戰：

• PCB主板技術門坎大幅提高：Platform PCB必須具備封裝等級的佈線密度、平整度與材料控制，具備過去由封裝Substrate提供的高密度佈線能力，包括精準微線距、精準信號/電源/地層佈線能力，來保證信號完整性與功率分配等，這對PCB的製造工藝和材料要求極高；

• 返修與良率壓力劇增：GPU裸晶直接焊接主板，失敗即報廢，製程容錯空間低，良率提升難度大；

• 設計複雜度增加：提升芯片-中介層-PCB三方聯合仿真需求，芯片封裝廠和下游PCB製造廠必須從設計階段就深入配合，增加了開發成本和供應鏈管理難度。

• 技術轉移成本高：從CoWoS轉向CoWoP需要對整個封裝工藝和供應鏈進行調整，涉及設備、材料、工藝等多個方面，技術轉移成本較高。

總之，CoWoP要求PCB與interposer、die一體設計，信號、電源、熱管理、機械力學需協同工程化實現，這需要芯片企業、設計工具商、EDA、材料商、PCB廠商和封測廠商重新協作，共研新規範。

●CoWoP爭議：短期難落地？

據透露，英偉達被曝計劃在Rubin Ultra芯片考慮採用CoWoP。目前CoWoP技術已進入實質性驗證階段：2025年7月，英偉達在內部GB100測試平臺（搭載Dummy GPU/HBM，尺寸110mm×110mm）啟動機械樣板測試；2025年8月將完成結構、電氣、熱性能及NVLink帶寬驗證；2026年2月開啟GR100平臺功能驗證，計劃2026年10月在GR150平臺實現CoWoS與CoWoP並行封裝策略。

此外，英偉達計劃聯合臺積電、矽品及PCB供應鏈廠商，於2025年9月研討450mm×450mm規格CoWoP封裝的可行性。

不過需要注意的是，GB100、GR150這些大概都是英偉達的內部工程測試樣品，主要是爲了進行先進封裝技術的研發和技術探索，並不一定會商品化對外銷售。

英偉達在CoWoP技術上的規劃與影響，業界有聲音表示：「CoWoP技術若順利落地，將推動主板成為芯片‘最后一層封裝’，不僅能降低整體成本，更有望主導AI硬件平臺定義權，甚至重構產業競爭格局。」

CoWoP看似是「CoWoS減去封裝基板」的簡單減法，實則是技術飛躍——要求PCB主板具備封裝基板級的高精度佈線能力，這一變革正重塑產業鏈價值邏輯。

不難理解，英偉達將競爭從「芯片維度」提升至「系統維度」，通過「芯片+封裝+主板」三位一體的系統級平臺構建護城河，定義AI硬件標準，甩開競爭對手；臺積電憑藉硅中介層核心技術，從CoWoS的「參與者」升級為「系統集成核心」，綁定度進一步加深。另外，雲巨頭或有能力跟進，但AI芯片初創企業難以承擔重資本的系統級創新。

若CoWoP技術成熟，將觸發封裝、基板、PCB、服務器ODM等下游產業鏈的價值重構與技術洗牌，跟不上節奏的企業可能被甩出AI算力新賽道。

不過也有PCB業者指出，傳統載板技術成熟且價格穩定，CoWoP的替代進程仍需時間積累。

摩根士丹利在其最新研報中指出，英偉達短期內大規模採用CoWoP技術的可能性極低，下一代GPU產品Rubin Ultra仍將沿用ABF基板方案，且其基板規格較前代更大、層數更多，與CoWoP技術路徑相悖。

對於短期內CoWoP技術應用受阻的核心原因，摩根士丹利指出3點原因：

• 技術壁壘顯著：CoWoP要求PCB線寬/線距（L/S）縮小至10/10微米以下，與ABF基板標準相當，但當前高密度互連（HDI）PCB的L/S為40/50微米，即使是高端類基板PCB（SLP）也僅達20/35微米，從20/35微米向10/10微米突破存在巨大技術難度。

• 切換風險高企：臺積電CoWoS良率已接近100%，在此基礎上切換技術將引入不必要的良率風險；同時，技術轉換涉及供應鏈生態重組，而Rubin Ultra計劃一年內量產，短期內完成轉換在商業邏輯上並不合理。

• 依賴慣性難破：技術轉換的複雜性與供應鏈重構成本，使得英偉達對ABF基板的依賴短期內難以改變。

儘管短期應用受限，但大摩研報認為英偉達可能將CoWoP作為長期研發項目並行推進，其潛在價值包括：解決基板翹曲問題、擴展PCB上NVLink覆蓋範圍、提升散熱效率（無需封裝蓋）、緩解特定封裝材料的產能瓶頸，以及簡化GPU板製造工藝。

報告強調，短期內ABF基板供應商地位穩固，而CoWoP若長期落地，可能推動SLP供應商崛起，同時對傳統ABF基板廠商形成潛在衝擊。

總體而言，CoWoP的技術優勢值得關注，但短期內仍難以撼動現有封裝技術格局。而英偉達作為行業領導者，在新技術尚未100%成熟時，保留成熟方案作為「安全網」，確保其產品迭代和市場供應不會因技術風險而中斷。

寫在最后

在AI算力需求爆發的浪潮下，CoWoS封裝技術雖曾憑藉高集成優勢成為行業核心，但工藝複雜、成本高昂及產能瓶頸等問題日益凸顯，推動業界加速探索替代方案。

臺積電主導的CoPoS通過面板基板替代硅中介層，突破封裝尺寸限制，計劃2028年后量產，成為CoWoS的長期演進方向；FOPLP憑藉成本低、靈活性強的特點，吸引日月光、三星、羣創等巨頭佈局，雖因良率與標準缺失暫未放量，但在AI大尺寸封裝需求驅動下潛力顯著；而英偉達提出的CoWoP技術通過簡化架構提升性能與成本優勢，卻因PCB技術壁壘、切換風險等短期內或難以落地，更多作為長期研發方向。

整體而言，當前行業處於「成熟技術穩支撐、新興技術謀突破」的格局，CoWoS仍居主導，而CoPoS、FOPLP、CoWoP等技術在巨頭推動下加速迭代。未來，隨着技術成熟與標準統一，先進封裝領域將迎來價值重構，在創新與穩定的平衡中支撐AI算力持續增長。