臺積電硅光平臺，深度揭祕！

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在雲計算和人工智能（AI）需求不斷增長的推動下，大型數據中心、片上系統和高性能計算（HPC）系統的數據流量呈指數級增長。以銅為基礎的電氣互連已無法應對這些挑戰，硅光子（SiPh）平臺正逐步取代它，因為硅光子具有出色的可擴展性、傳輸帶寬、能效和低誤碼率。

有見及此，臺積電利用 300mm 代工技術開發了一個光子引擎平臺。該平臺利用最先進的處理能力，集成了為光子集成電路（PIC）（N65 及以上）和電子集成電路（EIC）（N7 及以上）量身定製的工藝節點的最先進功能。通過緊湊型通用光子引擎（COUPE）或片上晶圓（CoWoS）封裝，實現了光子集成電路和電子集成電路的異構集成。

本文主要介紹 PIC 平臺的開發，包括先進的製造工藝、工藝一致性控制、測試和可靠性能力以及器件設計和優化。此外，還將詳細討論工藝開發工具包（PDK）及其器件庫。

光子集成電路封裝技術

A.

COUPE 集成

在 COUPE 中，一個垂直 O 波段光柵耦合器（GC）與一個嵌入式微透鏡集成在一起，以實現與 PIC 的整體光纖陣列單元（FAU）耦合損耗為 0.3dB，同時，當從外部光纖耦合進來時，對準公差可保持在 ±10μm 以內。PIC 和 EIC 通過系統集成芯片（SoIC）進行電氣連接（圖 1a），旨在減少銅線帶來的整體功率損耗和信號衰減。光子引擎的寬帶邊緣耦合版本也已實現（圖 1b）。我們計劃在 2025 年將 COUPE 用於小型可插拔器件 (SFP)，然后在 2026 年將其集成到封裝中，成為共封裝光學器件 (CPO)。

B.

光子集成電路製造工藝

臺積電的 SiPh 平臺採用先進的 CMOS 工藝技術，利用 300 毫米絕緣體上硅晶圓製造作業。該平臺將成熟的 65 納米 CMOS 技術與先進的光刻和蝕刻技術相結合，以確定關鍵的 PIC 層和結構。光學接近校正算法用於考慮光刻、沉積和蝕刻工藝的變化。晶圓內 (WiW) 和晶圓到晶圓 (WtW) 工藝的臨界尺寸 (CD) 變化可控制在 2nm (3σ) 以內。離子注入和 Ge 選擇性外延被用於製造 PIN 光電二極管、移相器和調製器等有源器件。連接有源器件採用的是帶有鎢觸點的六層金屬后端（BEOL）工藝。圖 2 顯示了一些已製造的器件。

C.

自動測試和可靠性能力

全自動電氣/光學晶圓驗收測試（EWAT/OWAT）用於跟蹤器件在晶圓工藝過程中的總體健康狀況和性能，在工藝和器件性能之間建立連續的反饋迴路（圖 3）。利用基於梯度分散的對準和器件特定測試條件優化，最大限度地縮短整體測試周期時間。純電測試的關鍵參數包括離子植入電阻、光電探測器暗電流、加熱器電阻、BEOL 電阻以及調製器和光電探測器的電阻/電容 (RC) 常量。OWAT 測試參數包括無源和有源器件，並結合了電光/光電測量。可以監測有源器件的波導（WG）傳播損耗、分光器不平衡、插入損耗和調製行為。在晶圓級可靠性驗證方面，SiPh 器件需要經過各種應力測試，如温度、光功率和偏置電壓循環、高温存儲和温濕度偏置測試。

D.

CD均勻性的監測和改進

硅與氧化物之間的高折射率對比使硅光子器件能夠縮小到亞微米級，但同時也使其更容易受到製造引起的尺寸變化的影響，因此需要嚴格的 CD 控制。例如，根據模擬和測量數據，線寬 (CD)、蝕刻深度或厚度每變化 1nm 就會導致微光柵的傾角波長或光柵耦合器的峰值耦合波長發生 0.5-2nm 的波長偏移。雖然微光浸潤波長可以通過集成加熱器進行熱調節，但隨着波長變化的增加，加熱器的功耗和温度可靠性風險也會隨之增加。

爲了降低風險和控制器件的整體性能，製造工藝造成的尺寸變化必須控制在幾個納米之內。圖 4 和表 1 顯示了使用先進工藝工具的 SPGC/MRR 器件工藝和性能指標的 WiW 變化，表明 MRR/SPGC 波長 3σ 的 WiW 為 1.44 納米/1.32 納米。此外，還將實施先進的工藝控制，以縮小 WtW 變化，從而在晶圓內和晶圓間實現 CD 和深度 3σ < 2nm 的目標。

E.

工藝設計工具包

我們開發了一個 PDK，其中包含一個全面的 O 波段光子器件庫，帶有參數化單元（p-cell）和 25-105°C 範圍內的相應 s 參數模型。為有源器件提供了與電壓/頻率相關的 RC 特性，使設計人員能夠進行調製響應和眼圖建模。對於有源器件的高光功率操作，考慮了自由載流子吸收和雙光子吸收引起的自加熱行為。此外，還模擬了光電流對 RC 和調製響應的影響。PDK 還包括佈局設計規則檢查、端口連接錯誤驗證和 Verilog-A 電路設計支持。圖 5 總結了 PDK 器件庫中的器件，接下來的兩節將討論一些關鍵器件。

無源器件

A.

硅無源器件

通過反覆模擬、實驗驗證和工藝優化，PDK 提供了一套波長範圍在 1290-1330nm 之間的高帶寬、低損耗 WG、GC、邊緣耦合器 (EC)、多模干涉儀 (MMI) 和定向耦合器 (DC)，為設計人員提供了對一系列外部輸入光源和方案的耦合、分光和合光的高效、精確控制。例如，硅單模和多模帶狀 WG 的傳播損耗分別為 0.67 dB/cm 和 0.20 dB/cm。圖 6a 顯示了一種錐形 MMI 設計，可最大限度地減少反射引起的波紋。圖 6b 顯示 SPGC 甜點優化仿真結果，圖 6c 顯示不同目標峰值波長的 SPGC 設計的實驗測量光譜。圖 6d 顯示了 PSGC 的硅結果。

B

氮化硅（SiN）器件

氮化硅具有帶寬寬、對温度的依賴性小、光損耗低和對光功率的耐受性高等特點，是開發高性能 PIC 的理想選擇6。通過低温（<400°C）等離子體增強化學氣相沉積（PECVD）和對氮化硅 WG 中化學鍵的精確控制，氮化 WG 平臺在 λ=1310nm 波長下的單模 WG 傳播損耗為 0.21dB/cm，多模 WG 傳播損耗為 0.14dB/cm。演示了一種氮化硅邊緣耦合器，在 λ=1270-1330nm 波長處的插入損耗為 1.2dB，偏振相關損耗 (PDL) 為 0.18dB。

有源器件

A.

微波調製器（MRM）

與 MZM 相比，MRM 具有體積小、功耗低的優點。然而，MRM 本身對製造變化和自熱效應導致的温升更為敏感。這些變化對熱波長調諧範圍的影響可通過嚴格的 CD 一致性控制降至最低。通過優化散熱器設計，可進一步降低自熱引起的温升。通過調整摻雜和其他設計修改，可以調整調製效率和速度等關鍵性能參數，以滿足不同的產品要求7, 8。圖 7a 顯示了旨在最大限度提高調製效率的 5μm 半徑環形設計在不同偏置電壓下的頻譜偏移，而圖 7b 則顯示了另一種旨在實現高速調製的設計所測得的 S21 帶寬（63GHz/76GHz，6dB/4dB IL）。

B.

Ge 光電探測器（PD）

這里展示的是具有高響應率、高 3dB 光電帶寬和低暗電流的 Ge 光電探測器。晶圓級數據（圖 8a）顯示，在 5mW 的輸入功率下，WG 的響應率接近 1A/W。在 -1.5V 電壓下，晶片上的暗電流中值為 4.5nA（圖 8b）。在 200uA 光電流條件下，3dB 光電帶寬為 110GHz（圖 8c），在 1mA 條件下，3dB 光電帶寬大於 50GHz。

C.

雙微波諧振器

這里展示的雙微波諧振器（DMRR）由兩個帶集成加熱器的對稱圓形硅 WG 組成。WiW 共振波長變化 (1σ) 可控制在 0.7 nm 以內。圖 9 展示了通道間距為 200GHz 的 16 個 DMRR 的光學光譜。

結論

本研究展示了具有最先進 PDK 的先進硅光子代工平臺。藉助先進的工藝能力、自動化在線測試和可靠性協議、工藝一致性和變異控制，該平臺有望徹底改變未來的數據通信技術和發展。

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