DRAM，走向3D

本文來自格隆匯專欄：半導體行業觀察 作者： L晨光

1966年的秋天，IBM研究中心的Robert H. Dennard發明了動態隨機存取存儲器（DRAM），幾十年后，這份偉大的成就為半導體行業締造了一個影響巨大且市場規模超千億美元的產業帝國。

也是在這數十年間，摩爾定律一直是業界崇尚的黃金法則，也一直是半導體性能和成本的驅動因素。

早前的DRAM可以滿足業界需求，但隨着摩爾定律推進速度放緩，DRAM技術工藝也逐漸步入了瓶頸期。

從技術角度上看，隨着晶體管尺寸越來越小，芯片上集成的晶體管就越多，這意味着一片芯片能實現更高的內存容量。目前DRAM芯片工藝已經突破到了10nm級別。

雖然10nm還不是DRAM的最后極限，但多年來隨着DRAM製程節點不斷縮小，工藝完整性、成本、電容器漏電和干擾、傳感裕度等方面的挑戰愈發明顯，要在更小的空間內實現穩定的電荷存儲和讀寫操作變得日益困難。

據Tech Insights分析，通過增高電容器減小面積以提高位密度（即進一步減小單位存儲單元面積）的方法即將變得不可行。

上圖顯示，半導體行業預計能夠在單位存儲單元面積達到約10.4E-4µm2前（也就是大約2025年）維持2D DRAM架構。之后，空間不足將成為問題，這將提升對垂直架構，也就是3D DRAM的需求。

另一方面，隨着數據量爆炸性增長，尤其是雲計算、人工智能、大數據分析等領域對高速、大容量、低延迟內存的需求持續攀升，市場對更高密度、更低功耗、更大帶寬的DRAM產品有着強烈需求。

在市場需求和技術創新的驅動下，3D DRAM成爲了業界迫切想突破DRAM工藝更高極限的新路徑。

3D DRAM，迎來新進展

與傳統的內存單元數組與內存邏輯電路分佔兩側的2D DRAM存儲相比，3D DRAM是一種將存儲單元（Cell）堆疊至邏輯單元上方的新型存儲方式，從而可以在單位晶圓面積上實現更高的容量。

採用3D DRAM結構可以加寬晶體管之間的間隙，減少漏電流和干擾。3D DRAM技術打破了內存技術的傳統範式。這是一種新穎的存儲方法，將存儲單元堆疊在邏輯單元之上，從而在單位芯片面積內實現更高的容量。

3D DRAM的優勢不僅在於容量大，其數據訪問速度也快。傳統的DRAM在讀取和寫入數據時需要經過複雜的操作流程，而3D DRAM可以直接通過垂直堆疊的存儲單元讀取和寫入數據，極大地提高了訪問速度。此外，3D DRAM還具有低功耗、高可靠性等特點，使其在各種應用場景中都具有顯著優勢。

十多年來，業界一直致力於這個方向，特別是受到3D NAND商業和功能成功的推動。

迄今為止，許多3D DRAM概念已經提出並申請了專利，一些主要DRAM廠商正在進行晶圓級測試。

3D DRAM技術的專利族趨勢，2009年- 2023年預測走勢圖

能看到，自2019年以來，美國申請的專利數量急劇增加，這或許意味着3D DRAM正在迎來新的進展。

行業主要廠商正在逐漸加大對3D DRAM技術的開發投入，並且通過專利保護的方式為未來的市場競爭和技術主導權做準備。這種策略反映出3D DRAM技術的戰略重要性和潛在的巨大商業價值。

行業廠商，競逐3D DRAM

三星電子雄心勃勃，加速3D DRAM商業化

自2019年以來，三星電子一直在進行3D DRAM的研究，並於同年10月宣佈了業界首個12層3D-TSV技術。

2021年，三星在其DS部門內建立了下一代工藝開發研究團隊，專注3D DRAM領域研究。

2022年，三星準備通過邏輯堆疊芯片SAINT-D解決DRAM堆疊問題，該設計旨在將8個HBM3芯片集成在一個巨大的中介層芯片上。

圖源：三星官網

2023年5月，三星電子在其半導體研究中心內組建了一個開發團隊，大規模生產4F2結構DRAM。由於DRAM單元尺寸已達到極限，三星想將4F2應用於10nm級工藝或更先進製程的DRAM。據報道，如果三星的4F2 DRAM存儲單元結構研究成功，在不改變製程的情況下，裸片面積可比現有6F2 DRAM存儲單元減少約30%。

同年10月，三星電子宣佈計劃在下一代10nm或更低的DRAM中引入新的3D結構，旨在克服3D垂直結構縮小芯片面積的限制並提高性能，將一顆芯片的容量增加100G以上。

今年早些時候，三星電子還在美國硅谷開設了一個新的R&D研究實驗室，專注於下一代3D DRAM芯片的開發。

能看到，三星電子聚焦3D DRAM市場，一直在開發新技術。

在近日舉行的Memcon 2024上，三星電子再次公佈了其關於3D DRAM開發的雄心勃勃計劃，並明確表示將在2030年前實現這一技術的商業化。

圖源 Semiconductor Engineering

三星電子副社長李時宇在會上詳細介紹了4F2 Square VCT DRAM及3D DRAM的研發進展，顯示出三星在緊湊型高密度內存領域的領先地位。

4F2 Square VCT DRAM是一種基於VCT（垂直溝道晶體管）技術的緊湊型DRAM設計。上文提到，4F2 Square VCT DRAM通過垂直堆疊技術，將DRAM單元尺寸比現有的6F2 Square DRAM減少約30%，在提高能效的同時大幅降低了單元面積。

然而，實現這一技術並非易事。三星指出，4F2 Square VCT DRAM的開發需要極高的製造精度和更優質的生產材料，還需要解決新材料的應用問題，如氧化溝道材料和鐵電體的研發。

相較於在DRAM單元結構上向z方向發展的VCT DRAM，三星電子還聚焦在VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆疊單元陣列晶體管）DRAM上，該技術類似3D NAND一樣堆疊多層DRAM。

除通過堆疊提升容量外，VS-CAT DRAM 還能降低電流乾擾。三星電子預計其將採用存儲單元和外圍邏輯單元分離的雙晶圓結構，因為延續傳統的單晶圓設計會帶來嚴重的面積開銷。

在分別完成存儲單元晶圓和邏輯單元晶圓的生產后，需要進行晶圓對晶圓（W2W）混合鍵合，才能得到 VS-CAT DRAM成品。

據悉，目前三星電子已在內部實現了16層堆疊的VS-CAT DRAM。

三星電子還在會議上探討了將BSPDN背面供電技術用於3D DRAM內存的可能性，認為該技術有助於於未來對單個內存bank的精細供電調節。

儘管東京電子預測VCT DRAM的商用化要到2027年才能實現，但三星內部對3D DRAM的商業化充滿信心，計劃在2025年內部發布4F2 Square工藝，並逐步推進3D DRAM的研發，預計在2030年之前推出市場。

SK海力士：聚焦3D DRAM新一代溝道材料

SK海力士也在積極研發3D DRAM。

SK海力士表示，3D DRAM可以解決帶寬和延迟方面的挑戰，並已在2021年開始研究。

據韓媒Business Korea去年的報道，SK海力士提出了將IGZO作為3D DRAM的新一代溝道材料。

IGZO是由銦、鎵、氧化鋅組成的金屬氧化物材料，大致分為非晶質IGZO和晶化IGZO。其中，晶化IGZO是一種物理、化學穩定的材料，在半導體工藝過程中可保持均勻的結構，SK海力士研究的正是這種材料，其最大優勢是其低待機功耗，這種特點適合要求長續航時間的DRAM芯晶體管，改善DRAM的刷新特性。

據透露，SK海力士將會在今年披露3D DRAM電氣特性的相關細節，到時候公司將會明確3D DRAM的發展方向。

美光：專利數量遙遙領先

3D DRAM領域的技術競爭正在加劇。

據TechInsights稱，美光在2019年就開始了3D DRAM的研究工作。截止2022年8月，美光已獲得了30多項3D DRAM專利。相比之下，美光專利數量是三星和SK海力士這兩家韓國芯片製造商的兩三倍。

在2022年9月接受採訪的時候，美光公司確認正在探索3D DARM的方案。

美光表示，3D DRAM正在被討論作為繼續擴展DRAM的下一步。爲了實現3D DRAM，整個行業都在積極研究，從製造設備的開發、先進的ALD、選擇性氣相沉積、選擇性蝕刻，再到架構的討論。

美光的3D DRAM方案，網上並沒有看到太多介紹。不過據Yole強調，美光提交了與三星電子不同的3D DRAM專利申請。美光的方法是在不放置Cell的情況下改變晶體管和電容器的形狀。

除此以外，Applied Materials和Lam Research等全球半導體設備製造商也開始開發與3D DRAM相關的解決方案。

NEO：推出3D X-DRAM技術

除了存儲三巨頭之外，還有行業相關公司也在進行3D DRAM的開發。

例如，美國存儲器技術公司NEO Semiconductor推出了一種名為3D X-DRAM的技術，旨在克服DRAM的容量限制。

3D X-DRAM的單元陣列結構類似於3D NAND Flash，採用了FBC（無電容器浮體單元）技術，它可以通過添加層掩模形成垂直結構，從而實現高良率、低成本和顯著的密度提升。

圖源：NEO Semiconductor

據NEO介紹，3D X-DRAM 技術可以跨230層實現128Gb的密度，是當前DRAM密度的8倍。NEO提出了每10年容量增加8倍的目標，計劃在2030~2035年實現1Tb的容量，比目前DRAM的容量增加64倍，能滿足ChatGPT等AI應用對高性能和大容量存儲器半導體的增長需求。

東京工業大學：BBCube 3D DRAM堆棧技術

日本東京工業大學研究團隊提出了一種名為BBCube的3D DRAM堆棧設計技術，該技術可以讓處理單元和DRAM之間更好地集成。

該團隊使用創新的堆疊結構，其中處理器管芯位於多層DRAM之上，所有組件通過硅通孔（TSV）互連，BBCube 3D最顯著的方面是實現了處理單元和DRAM之間的三維而非二維連接，有助於實現低寄生電容和低電阻，在各方面改善了該器件的電氣性能。

圖源：東京工業大學

據悉，將BBCube 3D DRAM與兩種當前先進的內存技術——DDR5和HBM2E進行了比較，實驗結果為BBCube 3D能夠實現帶寬為1.6TB/s，比DDR5高30倍，比HBM2E高4倍，在比特位訪問能耗方面，BBCube則分別是HBM2E的1/20，DDR5的1/5。

BBCube 3D設計里沒有中間層，處理單元、CPU或GPU是直接綁定到緩存芯片上，而緩存芯片本身綁定到了DRAM堆棧的頂端。據研究團隊稱，長度較短的TSV互連可為CPU和GPU等高温設備提供更好的散熱方式，因此即便在3D結構中，温度也相對較低。

此外，他們還實施了一項涉及四相屏蔽輸入/輸出 (IO) 的創新策略，讓BBCube 3D具有更強的抗噪聲能力。還調整了相鄰IO線的時序，讓它們始終彼此異相，也就永遠不會同時更改值，減少了串擾噪聲並使設備運行更加穩定。

IGZO——3D DRAM的合適候選者

除此之外，國內多家研究機構甚至企業都在投入到3D DRAM的研發當中。例如中科院微電子所就曾經撰文表示，針對平面結構IGZO-DRAM的密度問題，微電子所微電子重點實驗室劉明院士團隊在垂直環形溝道結構（CAA）IGZO FET的基礎上，研究了第二層器件堆疊前層間介質層工藝的影響，驗證了CAA IGZO FET在2T0C DARM應用中的可靠性。

實際上，在無電容式IGZO技術方面，早在2004年，IGZO氧化物被東京工業大學的細野教授發現並發表在《自然》雜誌上。在2020 IEDM上，IMEC展示了無電容器3D DRAM，后續取得一系列進展。

業界認為，HBM的出現開啟了DRAM 3D化發展道路，無電容IGZO-DRAM也成爲了實現高密度3D DRAM的合適候選者。但很多技術現還在探索中，最終能否使DRAM實現3D堆疊，開始新的技術方向，還暫未可知。

總的來説，3D DRAM技術前景廣闊，各大存儲廠商都非常重視3D DRAM的研發，並將其視為未來內存市場的重要發展方向，以滿足不斷增長的對高容量、高性能、小存儲單元尺寸以及低功耗存儲設備的需求。

3D DRAM挑戰尚存

儘管3D DRAM技術擁有諸多優勢且取得了顯著進展，但當前仍面臨着一些技術瓶頸和挑戰。

• 散熱和温度管理：隨着3D DRAM存儲器的層數增加，產生的熱量也隨之增加，過高的温度可能導致性能下降和壽命縮短。有效地散熱和管理温度成為一項關鍵挑戰。

• 信號傳輸和互連：在多層3D DRAM結構中，數據需要在不同層之間進行高速信號傳輸。信號傳輸延迟和干擾可能影響性能。需要更先進的互連技術和高頻率信號處理來解決該問題。

• 製造複雜性和成本：製造3D DRAM存儲器涉及複雜的製造工藝，包括垂直連接和多層堆疊，這增加了製造成本和技術複雜性。

• 容錯性和穩定性：在多層3D DRAM中，單個存儲單元的故障可能會影響整個堆疊。因此，需要關注容錯性和穩定性問題，以確保數據可靠性。

• 封裝技術：如何有效地封裝3D DRAM存儲器以滿足市場需求是一個挑戰。封裝必須不僅提供物理保護，還要提供電氣連接和散熱支持。

能看到，從2D DRAM向3D DRAM轉變過程中將面臨無數技術挑戰，這些挑戰涵蓋工藝技術的各個方面，從性能到散熱再到封裝等。

與此同時，這些複雜且精密的工藝步驟需要相應的設備支持和技術創新，為半導體設備供應商提供了技術服務和設備升級的市場空間。

Lam Research最近發佈了一份關於DRAM產品如何發展的建議指出，未來可能屬於3D DRAM，將引入堆疊結構，但大概還需要5到8年的時間，才能設計出可製造的3D DRAM設備。

當前的DRAM電路設計本質上需要三個組件：位線（注入電流的導電結構）；接收位線電流輸出並充當控制電流是否流入電路的柵極的晶體管；一個電容器，流經位線和晶體管的電流最終以位（0或1）的形式存儲。

Lam Research使用了一些芯片設計「技巧」來實現工作架構。Lam Research的最終DRAM單元設計允許更多數量的晶體管由同一位線供電，從而提高存儲密度，同時「扁平化」設計，使其更適合3D縮放。

爲了最大限度地提高面積密度，Lam Research還應用了一些最先進的晶體管制造技術。其中包括GAA forksheet設計，英特爾似乎正在探索下一代門控技術。Lam Research提出的重新設計的DRAM架構可以進行堆疊，新的DRAM單元設計層層疊加，其流程與NAND類似。

但是當前NAND規模已突破了232層大關，Lam Research估計第一代3D DRAM設計最多隻能利用28個堆疊層。

儘管3D DRAM存儲技術面臨一些挑戰，但它仍然具有巨大的潛力。3D DRAM技術有望成為推動DRAM微縮的關鍵因素。

據業內人士預測，從當前研究進度看，3D DRAM將在2025年左右開始問世，而實際量產在2030年后成為可能。

寫在最后

在AI、數據中心、自動駕駛、雲計算等多個應用市場不斷發展的情況下，3D DRAM擁有廣闊的增長空間。

未來幾年，3D DRAM技術將繼續發展和創新，以滿足不斷增長的存儲需求和性能要求。堆疊層數的增加、存儲密度的提高、數據傳輸速度的增加、功耗的降低以及集成更多功能將是其發展的主要方向，這將為各領域帶來更高效、高性能的存儲解決方案。

目前3D DRAM的市場格局暫不清晰。總體而言，對DRAM芯片來説，3D DRAM將是一個新的起點，也是存儲廠商可以搶佔下一個戰略高地的新機會。