華金證券：隨着Chiplet封裝概念持續推進 先進封裝各產業鏈將持續受益

智通財經APP獲悉，華金證券發佈研究報告稱，ChatGPT依賴大模型、大數據、大算力支撐，其出現標誌着通用人工智能的起點及強人工智能的拐點，未來算力將引領下一場數字革命，xPU等高端芯片需求持續增長。先進封裝為延續摩爾定理提升芯片性能及集成度提供技術支持，隨着Chiplet封裝概念持續推進，先進封裝各產業鏈(封裝/設備/材料/IP等)將持續受益。

建議關注：通富微電(002156.SZ)、長電科技(600584.SH)、華天科技(002185.SZ)、芯原股份(688521.SH)、北方華創(002371.SZ)、華峰測控(688200.SH)、華海誠科(688535.SH)、鼎龍股份(300054.SZ)等。

華金證券發主要觀點如下：

打破IC發展限制，向高密度封裝時代邁進。

集成電路封裝是指將製備合格芯片、元件等裝配到載體上，採用適當連接技術形成電氣連接，安裝外殼，構成有效組件的整個過程，封裝主要起着安放、固定、密封、保護芯片，以及確保電路性能和熱性能等作用。先進封裝技術通過採用更緊湊、更高級設計和製程技術，可提供更高集成度，更小尺寸，更高性能及更低能耗芯片。通過將多個芯片堆疊，在顯著提高集成度及性能時，降低空間需求。在性能與能耗上，先進封裝通過優化設計與製程，可大幅提高信號傳輸速度，降低功耗。在製程技術上，先進封裝採用如微細化焊球、超低k材料等創新技術，使得封裝電氣性能及散熱性能有顯著提升。未來封裝各類間距將會進一步下降，BumpI/0間距將會縮小至50-40μm之間，重布層線寬間距將至2/2μm，高密度封裝時代漸行漸近。

橫向連接/縱向堆疊奠定先進封裝技術基石。

(1)倒裝：在I/O底板上沉積錫鉛球，將芯片翻轉加熱，利用熔融錫鉛球與陶瓷機板相結合來替換傳統打線鍵合;(2)重新佈線(RDL)：將原來設計的IC線路接點位置(I/Opad)，通過晶圓級金屬佈線製程和凸塊製程改變其接點位置，使IC能適用於不同的封裝形式;(3)晶圓級封裝：先在整片晶圓上同時對眾多芯片進行封裝、測試，最后切割成單個器件，並直接貼裝到基板或PCB上，生產成本大幅降低，其中FIWLP具有真正裸片尺寸的顯著特點，通常用於低輸入/輸出(I/O)數量(一般小於400)和較小裸片尺寸工藝當中;FO-WLP初始用於將獨立的裸片重新組裝或重新配置到晶圓工藝中，並以此為基礎，通過批量處理、構建和金屬化結構，Fan-Out的Bump可以長到Die外部，封裝后IC也較Die面積更大(1.2倍最大)。(4)TSV：TSV貫穿2.5D/3D封裝應用，TSV生產流程涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點及電鍍、清洗、減薄、鍵合等二十余種設備，其中深孔刻蝕、氣相沉積、銅填充、CMP去除多余金屬、晶圓減薄、晶圓鍵合等工序涉及的設備最為關鍵。在2.5D封裝中TSV充當多顆裸片和電路板之間橋樑，其中CoWoS為2.5D封裝中最突出代表，在3D中TSV用於堆疊，HBM為3D封裝最典型應用。(5)混合鍵合：HB技術簡化3D堆疊佈線層，可實現更高互聯密度HB技術,且可直接省略再佈線，使設計難度降低，避免再佈線及倒裝回流焊可提高可靠性。(6)板級埋入式封裝：將帶有多層導電金屬互連的超薄硅片埋入有機封裝基板的最上層，通過焊球與倒裝芯片的連接，以實現兩個或多個芯片之間的局部高密度互連，與臺積電的CoWoS-S封裝相比，EMIB封裝既不需要TSV工也不需要Si中介層，因此其具有封裝良率高、設計簡單、成本更低等優點。

材料與設備任重道遠，製造與IDM廠商入駐先進封裝，開闢中道工藝。

從競爭格局來看，各類半導體封裝材料市場集中度較高。日本廠商在各類封裝材料領域佔據主導地位，部分中國大陸廠商已躋身前列(引線框架、包封材料)，成功佔據一定市場份額。在國產替代方面，根據頭豹研究院數據，中國半導體封裝材料整體國產化率約30%，其中引線框架、鍵合金屬絲的國產替化率最高，分別達到40%和30%，而陶瓷封裝材料、芯片粘結材料與封裝基板等材料國產化率僅5%-10%。先進封裝處於晶圓製造與封測中的交叉區域。先進封裝要求在晶圓劃片前融入封裝工藝步驟，具體包括應用晶圓研磨薄化、線路重排(RDL)、凸塊製作(Bumping)及三維硅通孔(TSV)等工藝技術。先進封裝更多在晶圓層面上進行，採用前道製造方式來製作后道連接電路，工藝流程的相似性使得兩者使用設備也大致相同，其中倒裝就要採用植球、電鍍、光刻、蝕刻等前道製造的工藝，2.5D/3D封裝TSV技術就需要光刻機、塗膠顯影設備、濕法刻蝕設備等，從而使得晶圓製造與封測前后道製程中出現中道交叉區域。

芯粒IP複用延續摩爾定律，新建晶圓廠與產線擴產共促封測需求。

Chiplet技術背景下，可將大型單片芯片劃分爲多個相同或者不同小芯片，這些小芯片可以使用相同或者不同工藝節點製造，再通過跨芯片互聯及封裝技術進行封裝級別集成，降低成本的同時獲得更高的集成度。Chiplet優勢：(1)接力摩爾定律，持續推進經濟效應;(2)Chiplet助力良率及晶圓使用面積顯著性提升;(3)較SoC綜合成本下降;(4)芯粒IP化，設計周期及成本顯著降低。全球8寸、12寸晶圓產能有望持續提升，直接帶動封裝需求;Fabless縱向拓展封測領域，有望帶動先進封裝多元發展;各大封測廠積極擴產，為新一輪應用需求增長做好準備。

風險提示：行業與市場波動風險;國際貿易摩擦風險;新技術、新工藝、新產品無法如期產業化風險;主要原材料供應及價格變動風險等。