18A（基于D₀ = 0.11）良率估算

（来源：君实财经）

本文仅限自娱自乐，不作为投资依据。

$英特尔(INTC)$ 基于 Intel 18A 工艺目标缺陷密度 D₀ = 0.11 defects/cm²（2025 Q4 成熟水平），使用标准泊松良率模型（Yield = e⁻ᴰ⁰ᴬ）大概计算的各厂商典型芯片良率估算表：

1）中小芯片（< 2 cm²）：包括 Apple、Qualcomm、Intel、AMD 的客户端 CPU 良率 > 82%（理论），>74%（实际）非常适合 Intel 18A 量产，具备高利润空间；

2）大计算芯粒（3–6 cm²）如 AMD MI300X GCD、NVIDIA B200 理论良率 55–72%，实际 50–65%，需依赖 Chiplet + 冗余设计 + 分 Bin 策略 提升有效产出

3）超大单片芯片（>8 cm²）如 H100（8.14 cm²）或单片 AI 芯片（10 cm²）良率 < 41%（理论），目前还不适合在 18A 上做单片设计，除非采用多芯粒架构

4）Intel 自己的Panther Lake（180 mm²）理论良率 82.0%，保守 74% 属于高端 CPU 的健康量产区间，与 Arrow Lake 相当；

初步结论：

1）Intel 18A 在 D₀=0.11 条件下，完全有能力承接 Apple、Qualcomm、AMD 等客户的中小芯片代工，良率极具竞争力。

2）Panther Lake 的良率预计为 74–82%，足以支持 2025 Q4 发布及后续量产。

3）大 GPU/AI 芯片需采用 Chiplet 架构，否则单芯粒良率过低，经济性差。

那问题来了，要让 NVIDIA 这类超大 GPU 芯片（如 B200，面积 ≈ 550 mm² = 5.5 cm²）在 Intel 18A 上实现经济可行的良率（比如 ≥70% 理论良率），D₀ 需要降到多少？

反推一下：

要让 550 mm² 的 GPU 芯粒达到70% 理论良率，D₀ 必须 ≤ 0.065。

不同 D₀ 下，B200（5.5 cm²）的良率对比

高端 GPU 的盈亏平衡良率约在 60–65% 实际良率（即理论 67–72%），对应 D₀ ≈ 0.06–0.07。

对比台积电的实际 D₀ 水平（参考行业数据）

台积电 N5/N4 成熟期 D₀ ≈ 0.05–0.06

这正是 NVIDIA AD102（RTX 4090，628 mm²）能在 N4 上实现 ~65% 实际良率 的原因

台积电通过 20+ 年先进制程经验、极致工艺控制、AI 驱动的缺陷检测，将 D₀ 压到极低

Intel 如何追赶？路径是什么？

短期（2025–2026）

主攻 < 200 mm² 的中小芯片（Apple/高通 CPU）

大 GPU 仅接 Chiplet 设计客户（如 AMD MI300），单芯粒控制在 ≤300 mm²

中期（2026–2027，18A+ / 14A）

通过 工艺微调、设备校准、AI 缺陷预测，将 D₀ 从 0.11 降至 0.07–0.08

可支持 400 mm² 级芯粒

长期（2028+，14A / 10A）

若 D₀ 能压到 0.04–0.05，才真正具备与台积电 N3 竞争大 GPU 订单的能力

作者：PulsarCapital

附，

写的很好. 有几个点补充下:

- q4 hvm的d0我估计应该不是0.1,会高点.一方面是18A不能承受延期的后果,另一方面是intc也有类似的先例.而且实际的大量出货和性能解禁也是是放到了明年Q1. 另外探讨实际的D0多少意义也并不大,因为ptl还是按原计划年底推出,明年年初大量出货.证明在权衡成本和战略的基础上, 这个时间段的d0是可以接受的值, 按陈立武的风格,HVM不延期我觉得18A的D0已经相当不错了.

- 考虑到实际的制程密度和PDK标准,目前18A是做不了像apple A系列,或者高通那种小芯片.

- ptl的compute tile只有118cm2.因此实际良率会高一些. Q3的芯粒按多方面消息,良率应该在60-70左右.

- 18A如果打磨好高频性能, 也就是18A-P节点, 主攻HPC还是有优势的,潜在客户应该还是有不少.

- 相对18A代工,近期更看好intc的先进封装.

目前18A在密度和性能上,较intel 3提升是比较明显的. 但在高频性能上还存在不足. ptl也是将技能点都点在能效上了, 笔电端这块的路走的相当正确. 份额也是很稳固的.

作者：友情的红利小篮球场